双端存储器的通态电流的控制的制作方法

双端存储器的通态电流的控制的制作方法
【专利摘要】本发明提供了包括双端存储部分的存储器器件的制造、构建和/或组装。该双端存储器器件的制造，结合在更大可能范围上对通态电流的精确调整，能够提供增强的能力。
【专利说明】双端存储器的通态电流的控制
[0001]相关申请案的交叉引用
[0002]本发明要求于2013年3月14日提交的美国申请案N0.61/785，945的优先权益并且是该案的非临时申请。此案以引用的方式全文并入本文中。

【技术领域】
[0003]本发明总体涉及半导体制造，且更具体来说涉及在诸如互补金属氧化物半导体(CMOS)的衬底上形成的双端存储器，具有对通过在该双端存储器中所包括的电阻层的通态(例如，被编程状态)电流进行控制的机制。

【背景技术】
[0004]本发明的发明人认识到，电阻型随机存取存储器(RRAM)器件较之于相竞争的存储器技术具有若干优势。因此，在互补金属氧化物半导体(CMOS)上形成基于RRAM的存储器器件尤其具有优势。但是，为了在CMOS架构上构建RRAM器件，该RRAM器件一般需要结合相对低温的工艺来构建，这样会对该RRAM的构建带来一些问题。
[0005]在构建此类RRAM器件时，发明人所面临的一个难题是，在该器件处于通态(on-state)是如何对通过该RRAM器件的电流进行控制。发明人所考虑的一些方法倾向于在该RRAM中包括正型或P型半导体材料来作为电阻层来控制该通态电流。此电阻层可以由非晶相的硅或硅锗来构建。有时，相对于多晶相，优选非晶相，这是因为非晶材料的击穿电压高于多晶材料的击穿电压。因而，发明人认识到，非晶材料能够保持较大的电压，因此可以提供更为可靠的RRAM器件操作。
[0006]遗憾地，由于此类非晶材料所涉及的相对较低的电子迁移率，很难对非晶材料的电阻进行调整。因此，也很难对通过该RRAM器件的电流进行控制。
[0007]有鉴于此，期望在没有上述缺陷的情况下控制电阻型随机存取存储器的通态电流的方法和装置。


【发明内容】

[0008]以下内容提供的是本发明的简要概览，以提供本发明的一些方面的基本理解。该概览并非是对本发明的总体概览。既不是为了描述本发明的关键或重要元件，也不是为了描述本发明的任何具体实施例的范围，也不是为了描述权利要求的任何范围。其目的是以简要形式来呈现本发明的一些概念来作为对下面将要进行的详细描述的前序。
[0009]本发明所描述的装置涉及包括在衬底层上的双端存储层的存储器器件。例如，该衬底层可以是金属氧化物半导体(CMOS)层(例如，在内部或上面形成了一个或多个CMOS器件的半导体材料)，并且该双端层可以是电阻型随机存取存储器(RRAM)层。该双端层可以包括活性金属层、电阻型开关材料层(RSML)、电阻层以及欧姆接触层。该电阻层可以包括位于非晶相的第二半导体材料之上的多晶相的第一半导体材料。
[0010]本文所描述的系统涉及根据所需的通态电流来制造电阻层。例如，制造组件可以促成包括衬底层和双端存储层的存储器器件的制造。接收组件可以接收与在该双端存储层中所包括的电阻层的目标通态电阻相关联的电阻数据。计算组件可以根据该电阻数据来确定该电阻层的目标厚度。
[0011]本发明所公开的方法涉及例如通过包括处理器的系统来制造具有双端存储部分的存储器器件，该双端存储部分具有用于调整通态电流的复合电阻层。此方法可以通过下述方式来完成:促成在衬底层上该双端存储层的形成，以及促成在该双端存储层中包括活性金属层、RSML、电阻层以及欧姆接触层。该电阻层可以通过下述方式来制造:促成包括多晶相的第一半导体材料层(例如，欧姆接触层)以及促成包括非晶相的第二半导体材料层(例如，电阻型接触层)。
[0012]以下描述和附图阐述本发明的某些说明性方面。但是，这些方面指示的是可以应用本发明原理的诸多方式中的若干种。通过结合附图，本发明的其他优势和新颖特征从以下本发明的详细描述中将一目了然。

【专利附图】

【附图说明】
[0013]通过考虑以下详细描述，结合附图，本发明的众多方面、实施例和优势将一目了然，在全文中相似的附图标记指代相似的部分。在本说明书中，阐述中众多特定细节以提供对于本发明的透彻理解。但是，应理解，本发明的某些方面可以在无需这些特定细节的情况下进行实践；或者是通过其他方法、组件、材料等来实践。在其他例子中，以方块图形式来示出熟知的结构和器件，以利于描述本发明。
[0014]图1所示为根据本发明的某些实施例的具有双端存储部分的实例存储器器件的方块图，该双端存储部分可以包括复合层以用于对通态电流的强化控制。
[0015]图2所示为结合根据本发明的某些实施例的双端存储器的电阻层对当前方法和现有方法的差异进行比较的图。
[0016]图3所示为根据本发明的某些实施例的实例双端存储单元的一部分的截面的图，其中在该部分中形成了导电丝。
[0017]图4A所示为说明根据现有方法的双端存储器器件的通态电阻的实例系统。
[0018]图4B所示为说明根据本发明的一些实施例的通态电阻的实例系统。
[0019]图5所示为根据本发明的某些实施例的第一半导体层厚度对该器件性能的实例效果的图。
[0020]图6所示为根据本发明的某些实施例的结合双端存储器器件的电阻层来提供通态电阻的强化调整的实例系统。
[0021]图7所示为根据本发明的某些实施例的结合通态电阻的强化调整来提供额外细节或特征的实例系统。
[0022]图8所示为根据本发明的某些实施例的制造具有复合电阻层的存储器器件的双端存储部分的实例方法。
[0023]图9所示为根据本发明的某些实施例的结合存储器器件的双端存储部分的制造来提供额外特征或方面的实例方法，该存储器器件具有复合电阻层来实现强化的通态电流调整特性。
[0024]图10所示为根据本发明的某些实施例的实例电子操作环境的方块图。
[0025]图11所示为根据本发明的某些实施例的关于计算环境的实例示意方块图。

【具体实施方式】
[0026]本发明涉及双端存储器，其中一个实例可以是电阻型开关存储器。发明人认为，电阻型开关存储器较之于相竞争的存储器技术可以提供若干优势。因此，有利于在互补金属氧化物半导体(CMOS)上形成基于电阻型开关的存储器器件(或另一个双端存储器器件)。但是，为了在CMOS架构上构建存储器器件，一般需要结合相对低温的工艺来构建该存储器器件，在构建该存储器器件时就会带来一些问题。
[0027]在构建此类存储器器件时面临的一个难题是在该器件处于通态时如何对通过该器件的电流进行精确的控制。过去的方法倾向于在该存储器器件中包括P型(正)半导体材料作为电阻层来对该通态电流进行控制。此电阻层通常由非晶相的硅或硅锗来构建。在一些实施例中，较之多晶相，优选非晶相，这是因为非晶材料的击穿电压高于多晶材料的击穿电压。因而，非晶材料可以保持较大的电压，并且因此可以提供更为可靠的存储器器件操作。
[0028]不幸地，在一些实施例中，由于此类非晶材料的相对较低的电子迁移率，很难对非晶材料的电阻进行调整。因此，也就难以对通过该存储器器件的电流进行控制。
[0029]例如，在各个实施例中，诸如RRAM器件的双端存储器器件可以包括电阻层，该电阻层由非晶材料层构成。该电阻层充当通态电流控制层。具体来说，在通态时，当在位于该电阻层上方(例如，相邻或靠近)的电阻型开关材料层(RSML)中形成导电丝时，该导电丝充当串联电阻器来控制该通态电流。因此，该电阻层的电阻率和/或电阻可以调节该通态电流。但是，很难对非晶材料的电阻率进行调整。
[0030]本发明的实施例涉及构建双端存储器器件，其中该电阻层由多个层和/或相异的材料组成，以提供对与该双端存储器器件的电阻层相关的电阻和/或通态电流进行更为精确的控制和/或实现更广的可用范围。在一些实施例中，该电阻层可以包括非晶相的P型电阻材料。此外，该电阻层可以进一步包括多晶相的P型导电材料。
[0031]在各个实施例中，由于本文所详述的固有特性，多晶相材料的厚度对该电阻层的电阻也具有实质的影响。可以调整该厚度来调节该电阻层的电阻或其他特性，并且此操作可以根据低温工艺来完成，使得可以在诸如互补金属氧化物(CMOS)层的给定衬底上制造该双端存储器器件。
[0032]具有用于控制通态电流的复合电阻层的双端存储器器件的实例
[0033]本发明涉及双端存储单元，在各个实施例中其可以包括电阻型开关双端存储单元。如本文中所用，电阻型开关双端存储单元(也被称作电阻型开关存储单元)包括具有两个电触点(本文中也被称作电极或端)的电路组件，其中活性区域位于该两个导电触点之间。在各个实施例中，该双端存储器器件的活性区域多显出多个稳定的或半稳定的电阻状态，每一电阻状态具有的电特性(例如，电阻)。例如，可以响应于在该两个导电触点处施加的相应电压差来形成或激活在该多个状态中的相应状态。电阻型开关双端存储器器件的实例(尽管并非详尽的)可以包括电阻型随机存取存储器(RRAM)。
[0034]本发明的实施例通常取决于基于导电丝的存储单元。基于导电丝的存储单元的一个实例可以包括:接触层，例如，P型或η型硅承载层(例如，P型或η型多晶硅、P型或η型硅锗(SiGe)等)；电阻型开关材料层(RSML);以及活性金属层，用于将导电丝形成离子提供到该RSML。
[0035]该接触层(例如，P型或η型硅承载层)可以包括P型或η型多晶硅、P型或η型SiGe等。该RSML可以包括以下物质中的任一种或相互组合:未掺杂的非晶硅层、具有本征特性的半导体层、氧化硅(S1x)、非晶硅层等。该活性金属层的实例可以包括:银(Ag)、金(Au)、钛(Ti)、镍(Ni)、铝(Al)、铬(Cr)、铁(Fe)、锰(Mn)、钨(W)、钒(V)、钴(Co)、钼(Pt)和钯(Pd)，以及其他。在本发明的一些方面中，对于该活性金属层可以应用其他适宜的导电材料，以及前述物质的化合物或组合。关于本发明实施例的与前述实例相似的细节可见于以下授权给本专利申请受让人的美国专利申请案:于2007年10月19日日交的申请案序列号11/875，541以及于2009年10月8日提交的申请案序列号12/575，921，出于所有目的两者均以引用的方式全文并入本文中。
[0036]应了解，存在不同的双端存储单元技术，许多具有不同的物理性质。例如，本发明的一些实施例可以具有不同的离散可编程电阻、不同的相关的编程/擦除电压，以及其他的差异特性。例如，在一个单极实施例中，一旦存储单元被初始编程，随后可以响应于第一正电压(例如，三伏特)来将该存储单元编程以及响应于第二正电压(例如，在四伏特与五伏特之间)来将该存储单元擦除。其他实施例有的可以表现出双极也行，并且响应于正电压而被编程并且响应于负电压而被擦除。当实施例没有说明单极或双极特性或者没有指示适宜的编程/擦除电压时，这些方面和实施例并入任何适宜的存储单元技术，并且可以由对该存储单元适宜的编程/擦除电压来操作，正如本领域的一般技术人员所了解或者通过本文所提供的背景环境所知。
[0037]应进一步了解，当对存储单元技术做出本领域的一般技术人员所熟知的修改时，或者对操作信号电平做出本领域的技术人员所熟知的修改，包括对存储单元技术的修改或信号电平修改的实施例也应考虑在本发明的范围内。
[0038]本发明的发明人熟悉其他的非易失性双端存储器结构。铁电随机存取存储器(RAM)就是一个离子。其他的一些包括磁阻型RAM、有机RAM、相变RAM和导电桥接RAM等等。许多此类器件包括与许多常见的CMOS制造工艺不相容的材料。因此，昂贵的制造耗用成本(例如，重新加工、重新设计、重新测试等)在制造这些器件时显得很突出。另外，这些器件可以表现出相对较低的开关速度，较小的接通/断开电阻比(例如，导致感测边限较小)，或不佳的热稳定性，以及其他问题。
[0039]发明人认为，对于新型的电子存储器来说，与CMOS制造工艺的相容性应当是降低制造成本的重要因素。所提出的一些电阻型开关存储单元受到CMOS制造约束条件的约束，包括工艺温度、存储单元材料、布线或电极材料、存储单元材料、掺杂剂材料等等。例如，为了避免在重新加工CMOS制造设备时的耗用成本，电阻型开关存储器经常会涉及在Si晶圆上构建存储元件。将该Si晶圆与该等存储元件互连会涉及若干互连层，经常涉及诸如铝(Al)或铜(Cu)的金属。由于这些金属的相对较低的软化温度，这些存储元件的制造会被限制在450摄氏度或450摄氏度以下(例如，对于Al互连技术来说)。
[0040]考虑到本发明的各个方面，发明人发现，电阻型开关存储单元技术对于电子存储单元来说一般可以是小的，通常每个相邻的电阻型开关装置占用大约4F2的硅面积，其中F是特定技术节点的最小特征大小(例如，如果以相邻的硅空间来构建的话，包括两个电阻型开关器件的存储单元因此将会是大约8F2)。本发明的非相邻实施例(例如，彼此上下堆叠)对于一组多个非相邻器件来说可以仅消耗小至4F2的面积。此类实施例会导致较大的半导体组件密度和存储密度，并且还会带来对于给定数目的晶体管来说，相对于相竞争的技术的低制造成本。本发明的实施例也会表现出极快的编程和/或开关速度以及相对较低的编程电流。额外实施例可以提供非易失性存储器，具有无需连续施加电力即可存储数据的能力。除上述内容外，一些实施例一般可以构建在金属互连层之间，实现可以被包括在两维以及三维半导体架构中的其他实施例。
[0041]为了给一个或多个所公开的实施例进行编程，可以对该存储单元施加适宜的编程电压，使得形成穿过该存储单元的电阻部分的导电丝。这使得该存储单元从相对较高的电阻状态切换至相对较低的电阻状态。可以实施擦除过程来至少部分地逆转该过程，从而使得该存储单元从低电阻状态返回至大约较高的电阻状态。在存储器的环境中，这种状态改变可以与二进制位的相应状态相关联。因此，多个此类存储单元可以被编程或擦除以表示二进制信息中的相应零或一，并且通过在时间上保持这些状态从而有效存储二进制信息。由于各种原因，电阻型开关存储单元一般能快速地编程并做出反应，从而容易地响应于编程或擦除电压而改变状态。这种快速的状态切换是所公开的各个存储单元相对于其他存储单元技术的显著优势。
[0042]导电丝装置的一个实例是金属/非晶硅(a-Si)(也被称作氧化硅)/金属的三层存储单元布置。这种三层存储单元是a-Si电阻型开关器件的实例。该a-Si层基本上用作数字信息存储介质。电阻型开关型的特点经常在于在原本非导电的a-Si材料内的导电丝的形成。这种导电丝的形成使得对该a-Si材料的相反两侧上的金属层施加正电压。
[0043]尽管基于电阻型开关原理的电阻型开关器件具有很大的技术前景，但是本发明的发明人认为它们也具有缺陷。例如，一些金属/a-Si/金属器件形成微米级的导电丝结构，这使得亚100纳米级的器件更加难以达成。而且，许多金属/a-Si/金属结构需要高电流来进行导电丝形成。例如，高达一百微安或一百微安以上的电流对于此类器件并非不常见，极大地增大了对于基本切换行为的功耗。这对于尺度缩放也产生负面影响；高电流密度也使得无法进行导电线(例如，20nm线)的紧密布置。此外，导电丝的形成会难以控制，并且在a-Si层内永久性导电丝的形成会毁坏该器件的开关能力(例如，基本上使a-Si层永久性导电，并且因此不能够从低电阻状态切换成高电阻状态)。更大范围来说，由于相对于相竞争的技术的众多优势，本发明的实施例具有取代市面上现存的其他类型的存储器的潜能。
[0044]将参考附图来描述本发明的各个方面或特征，其中在说明书中使用类似的参考数字来指代类似的元件。在说明书中，阐述众多特定的细节来提供对于本发明的彻底理解。但是，应理解，可以在不存在这些特定细节的情况下实践本发明的某些方面，也可以通过其他方法、组件、材料等来实现。在其他例子中，以方块形式来展示熟知的结构和器件，以便于描述本发明。
[0045]初始参看图1，所示为存储器器件100。存储器器件100可以包括复合电阻层以对通态电流强化控制。例如，当双端存储单元被编程时(通过对该等端施加电压)，会有导电丝延伸穿过相关的电阻型开关层，此时该单元处于处于低电阻状态。在该状态下，对于一些系统来说，很难对通过该单元的电流进行控制。有利地，所公开的主体可以缓解这一问题。
[0046]存储器器件100可以包括衬底层102和双端层104。在一些实施例中，双端层104可以与电阻型开关存储单元或器件相关，其中的一个实力可以是随机存取存储器(RRAM)器件或单元，并且衬底层102可以与互补金属氧化物半导体(CMOS)衬底相关。在一些实施例中，层102可以在其中或其上具有任何数目的CMOS相容器件，包括逻辑、存储单元100的驱动器等。如图所示，双端存储层104可以包括活性金属层106、RSML108、电阻层110以及欧姆接触层112。如上所述，活性金属层106可以包括导电丝形成离子，该等导电丝形成离子响应于电压而形成导电丝，其图例可以参考图3。在通态(例如，在施加了编程电压之后)，该导电丝大体跨过RSML108的长度。RSML108可以是单个开关材料层或者可以包括多个层，该情形会结合图3至图4B来进一步论述。
[0047]有关电阻层110和接触层112的更多细节可以参考图2来找到，现在可以结合图1来作为参考。图2提供的是示出在双端存储器器件的各种配置之间的某些差异。具体来说，电阻层202表示的是使用不同于所公开主题的方法的双端单元。电阻层102可以由非晶相的P型半导体材料组成，其充当串联电阻器以控制通态电流。在一些实施例中，较之多晶相，制造商优选非晶相，这是因为在一些实例中，非晶相额能够维持较大的电压并且因此能够提供更为可靠的器件操作。在一些配置中，很难对在RSML (例如，非晶材料、氧化硅)中的电流进行精确控制，如以下进一步参考图4A所描述。
[0048]在各个实施例中，电阻层110可以由相组合的多个层组成，以实现较之于现有方法的额外优势。具体来说，在一些实施例中，电阻层110可以包括多晶相的第一半导体材料(导电的)，其位于非晶相的第二半导体材料(不导电)之上。在一些实施例中，第二半导体材料可以具有杂质(例如，P型残杂物)，可能被激活，也可能不被激活。例如，发明人发现可以基于第一半导体材料(和/或电阻层110)的厚度来调整该通态电阻，以下将结合图4B来详细描述。
[0049]仍参看图1，在某些实施例中，双端存储层102也可以包括包含第一导电材料的第一金属层114和包含第二导电材料的第二金属层116。第一金属层114和第二金属层116可以分别作为底电极/端和顶电极/端来操作。此外，氧化物层118可以存在于双端存储层104与衬底层102之间。因而，在一些实施例中，氧化物层118可以被看做是衬底层102的一部分，而在其他实施例中被看做是双端存储层104的一部分，或者被看做是被包括在一个独立层(未示出)中。在一些配置中，氧化物层118可以是大约50纳米或以上的厚度，并且一般能够足够厚以在双端层104 (例如，RRAM部分)与衬底层102 (例如，CMOS部分)之间产生电隔离。在一些实施例中，在活性金属层106与RSML108之间也可以使用扩散材料或阻挡材料，诸如钛、氧化钛、钨、氮化钛等。此外，可以在第二金属层116上沉积封端材料，诸如钛、氧化钛、妈、氮化钛等。
[0050]现在参看图3,所示为图示300。图示300所示为实例双端存储单元的部分的截面，其中已经形成了导电丝。例如，当对该双端存储单元的两端施加适宜的编程电压(例如，正电压)或另一适宜的电信号时，来自该活性金属层的离子移动进相邻的RSML，该RSML可以至少部分地由该等离子透过，这些离子共同形成导电丝302。导电丝302可以大约跨过RSML的厚度，从而有利于通过该RSML的导电性。当施加该编程电压并且导电丝302形成时，该存储单元被认为处于通态，即低电阻状态。响应于适宜的擦除电压(例如，负电压)，导电丝302可以至少部分地变形或偏离，从而破坏导电路径。此即为高电阻状态，与断态(off-state)相关。在一些实施例中，在RSML中形成的导电丝302的长度影响到了该记忆体所感测到的电阻。因此，在各个实施例中，一个以上的电阻状态可以被存储并且从该存储单元读取。
[0051]现在参看图4A，结合根据现有方法的图2中所示的器件的通态电阻，器件400提供了额外细节。如图所示，导电丝302已形成(例如，该单元处于通态)，大致跨过该RSML的长度以与该电阻层(非晶材料)接触。在一个实例中，在与该电阻层接触的点处，导电丝302的宽度大约为10纳米或10纳米以下，相当于是点接触。该宽度被表示为D1。
[0052]在各个配置中，因为Dl具有相对小的尺寸，所以穿过该电阻层的通态电阻402(标记为Rm)被Dl来管控。在各个配置中，注意到电阻层的厚度L通常必需大于大约20纳米以避免电击穿。因而，该电阻层的电阻率由于其非晶相而相对较大，但是该电阻层的电阻率不可以降低。
[0053]例如，一级通态电阻402可以特性化为:

【权利要求】
1.一种存储器器件，包括: 衬底层；以及 双端存储层，包括活性金属层、电阻型开关材料(RSLM)层、电阻层和欧姆接触层； 其中所述电阻层包括位于非晶相的第二半导体材料之上的多晶相的第一半导体材料。
2.根据权利要求1所述的存储器器件，其中所述衬底层包括互补金属氧化物半导体(CMOS)。
3.根据权利要求1所述的存储器器件，其中所述双端存储层包括电阻型随机存取存储器(RRAM)单元。
4.根据权利要求1所述的存储器器件，其中所述第一半导体材料是包括多晶硅锗(SiGe)的P型导电半导体材料。
5.根据权利要求1所述的存储器器件，其中所述第二半导体材料是包括非晶SiGe的P型电阻型半导体材料。
6.根据权利要求1所述的存储器器件，其中所述第一半导体材料的厚度处于大约5纳米至大约50纳米的范围内，而所述第二半导体材料的厚度处于大约20纳米至大约200纳米的范围内。
7.根据权利要求1所述的存储器器件，其中所述第一半导体材料的电阻率处于大约0.001欧姆厘米至大约0.5欧姆厘米的范围内，而所述第二半导体材料的电阻率处于大约5欧姆厘米至大约50欧姆厘米的范围内。
8.根据权利要求1所述的存储器器件，进一步包括包含第一导电金属的第一金属层、包含第二导电金属的第二金属层以及氧化物层，其中所述双端存储层位于所述第一金属层与所述第二金属层之间，而所述氧化物层位于所述第一金属层与所述衬底层之间。
9.根据权利要求8所述的存储器器件，其中: 所述活性金属层位于所述第二金属层与所述RSML层之间，并且包含银、钛或铜中的一种，并且； 所述RSML层位于所述活性金属层与所述电阻层之间并且包含厚度在I纳米至20纳米之间的氧化钛(T1x)层以及厚度在2纳米至10纳米之间的氧化硅(S1x)层；以及 所述欧姆接触层位于所述电阻层与所述第一金属层之间，并且包含P+型半导体材料，该P+型半导体材料具有5纳米至50纳米之间的厚度以及大约0.1欧姆厘米的电阻率。
10.一种系统,包括: 存储器，存储计算机可执行组件；以及 处理器，执行存储在所述存储器中的以下计算机可执行组件: 存储器制造组件，其促成包括衬底层和双端存储层的存储器器件的制造； 接收组件，其接收与在所述双端存储层中所包含的电阻层的目标通态电阻相关联的电阻数据； 计算组件，其根据该电阻数据来确定该电阻层的目标厚度。
11.根据权利要求10所述的系统，其中所述电阻层包括位于非晶相的第二半导体材料之上的多晶相的第一半导体材料。
12.根据权利要求11所述的系统，其中所述目标厚度与所述第一半导体材料的厚度有关。
13.—种制造存储器器件的方法，包括: 通过包括处理器的系统在衬底层上形成双端存储层； 在所述双端存储层中包括活性金属层、电阻型开关材料(RSLM)层、电阻层以及欧姆接触层； 在所述电阻层中包括非晶相的第一半导体材料；以及 在所述电阻层中包括位于所述第一半导体层上的多晶相的第二半导体材料层。
14.根据权利要求13所述的方法，其中所述包括所述第二半导体材料层进一步包括包含多晶硅锗(SiGe)的P型导电半导体材料。
15.根据权利要求13所述的方法，其中所述包括所述第二半导体材料层进一步包括具有大约0.0Ol欧姆厘米至大约0.5欧姆厘米的电阻率以及大约5纳米至大约50纳米厚度的半导体材料。
16.根据权利要求13所述的方法，进一步包括接收与该电阻层的目标电阻相关的电阻数据。
17.根据权利要求16所述的方法，进一步包括基于所述电阻数据来确定所述电阻层的目标厚度。
18.根据权利要求16所述的方法，其中所述包括所述第二半导体材料层进一步包括根据所述目标厚度来形成所述第二半导体材料层。
19.根据权利要求13所述的方法，其中所述RSML层包括未掺杂的非晶硅材料、低氧化硅中的至少一种。
20.根据权利要求13所述的方法，进一步包括与所述RSML层和所述活性金属层相邻的阻挡层，其中所述阻挡层包括钛、氧化钛、钨或氮化钛中的至少一种。
【文档编号】H01L45/00GK104051620SQ201410096601
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月14日
【发明者】K·H·金, P·卢, C·C·陈, 赵星贤 申请人:科洛斯巴股份有限公司