异质结结构及其制备方法、异质结场效应管及其制备方法

异质结结构及其制备方法、异质结场效应管及其制备方法
【专利摘要】本发明公开了一种异质结结构及其制备方法、异质结场效应管及其制备方法，其中，所述异质结结构包括：缓冲层，所述缓冲层的材料为半绝缘的半导体材料，位于缓冲层上的沟道层，所述沟道层的材料为非故意掺杂的半导体材料，所述沟道层包括第一沟道层和第二沟道层，其中，所述第一沟道层位于缓冲层上，位于第一沟道层和第二沟道层之间的插入层，其中，所述插入层的禁带宽度大于所述沟道层的禁带宽度，位于第二沟道层上的势垒层，所述势垒层和所述第二沟道层的界面之间存在二维电子气。本发明克服了异质结结构和异质结场效应管的电流崩塌和漏电问题。
【专利说明】异质结结构及其制备方法、异质结场效应管及其制备方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体涉及一种异质结结构及其制备方法、异质结场效应管及其制备方法。
【背景技术】
[0002]氮化镓(GaN)异质结器件是具有高浓度二维电子气的宽禁带半导体器件，具有高的输出功率密度、耐高温、稳定性强和击穿电压高的特点。因此，基于AlGaN/GaN高电子迁移率晶体管(High Electron Mobility Transistor,简称HEMT)器件可广泛应用于雷达、通信及航空航天等高频高功率器件领域，且在电力电子器件领域也具有极大应用潜力。
[0003]在图1a-图1c中示出了现有技术中的GaN异质结结构，如图1a所示，图1a是现有技术中铝镓氮(AlGaN)和半绝缘GaN(S.1 GaN)形成的异质结结构图，其中，S.1.GaN的生长方法为在生长氮化镓材料时掺入某些金属元素(如铁)作为深能级受主，补偿非掺杂GaN中的镓(Ga)空位和残余氧,利用补偿作用使GaN表现为半绝缘特性。由于铁的掺入使得GaN表面变得很粗糙，引入大量缺陷和表面态。这会导致使用如图1a所示的异质结结构的器件产生电流崩塌效应。
[0004]图1b是现有技术中低掺杂氮化镓(U-GaN)和AlGaN形成的异质结结构图,通过在U-GaN上生长AlGaN而形成,在该结构中由于U-GaN中的Ga空位和残余氧和Si等导致该GaN材料为N型，使用该种结构的器件，不仅漏电流大，而且栅极的关断特性也受到了影响。
[0005]图1c是现有技术中AlGaN、u_GaN和S.1 GaN形成的异质结结构图，该异质结结构是图1a和图1b中的异质结结构的组合，在该异质结结构中，一定程度上解决了电流崩塌和漏电的问题。但是该结构中对U-GaN的厚度变得非常敏感，当U-GaN太厚时该异质结结构的漏电流大，当U-GaN太薄时该异质结结构的电流崩塌严重。

【发明内容】

[0006]有鉴于此，本发明实施例提供一种异质结结构及其制备方法、异质结场效应管及其制备方法，抑制了异质结结构及异质结场效应管存在的电流崩塌效应，同时降低了异质结结构及异质结场效应管的漏电流。
[0007]第一方面，本发明实施例提供了一种异质结结构，所述异质结结构包括:
[0008]缓冲层，所述缓冲层的材料为半绝缘的半导体材料；
[0009]位于所述缓冲层上的沟道层，所述沟道层的材料为非故意掺杂的半导体材料，所述沟道层包括第一沟道层和第二沟道层，其中，所述第一沟道层位于所述缓冲层上；
[0010]位于所述第一沟道层和所述第二沟道层之间的插入层，其中，所述插入层的禁带宽度大于所述沟道层的禁带宽度；
[0011]位于所述第二沟道层上的势垒层，所述势垒层和所述第二沟道层的界面之间存在二维电子气。
[0012]进一步地，所述缓冲层的材料为氮化镓、铟镓氮或铝铟镓氮中的任意一种材料或多种材料的组合。
[0013]进一步地，所述沟道层的材料为氮化镓、铟镓氮或铝铟镓氮中的任意一种材料或多种材料的组合。
[0014]进一步地，所述插入层的材料为氮化铝、铝镓氮或铝铟镓氮中的任意一种材料或多种材料的组合。
[0015]进一步地，所述势垒层的材料为氮化铝、铝镓氮或铝铟镓氮中的任意一种材料或多种材料的组合。
[0016]第二方面，本发明实施例提供了一种异质结场效应管，所述异质结场效应管包括:
[0017]缓冲层，所述缓冲层的材料为半绝缘的半导体材料；
[0018]位于缓冲层上的沟道层，所述沟道层的材料为非故意掺杂的半导体材料，所述沟道层包括第一沟道层和第二沟道层，其中，所述第一沟道层位于缓冲层上；
[0019]位于第一沟道层和第二沟道层之间的插入层，其中，所述插入层的禁带宽度大于所述沟道层的禁带宽度；
[0020]位于第二沟道层上的势垒层，所述势垒层和所述第二沟道层的界面之间存在二维电子气;
[0021]位于势垒层上的钝化层；
[0022]与所述势垒层接触的栅电极；
[0023]以及，位于所述栅电极两侧的源电极和漏电极。
[0024]进一步地，所述异质结场效应管还包括:
[0025]成核层，所述缓冲层位于所述成核层上。
[0026]进一步地，所述异质结场效应管还包括:
[0027]栅介质，所述栅介质位于所述栅电极与所述势垒层之间。
[0028]第三方面，本发明实施例提供了一种异质结结构的制备方法，用于制备如第一方面所述的异质结结构，所述方法包括:
[0029]在缓冲层上依次形成第一沟道层、插入层、第二沟道层和势垒层；
[0030]其中，
[0031]所述缓冲层的材料为半绝缘的半导体材料；
[0032]所述第一沟道层和第二沟道层的材料为非故意掺杂的半导体材料；
[0033]所述插入层的禁带宽度大于所述沟道层的禁带宽度；
[0034]所述势垒层和所述第二沟道层的界面之间存在二维电子气。
[0035]第四方面，本发明实施例提供了一种异质结场效应管的制备方法，用于制备如第二方面所述的异质结场效应管，所述方法包括:
[0036]在缓冲层上依次形成第一沟道层、插入层、第二沟道层和势垒层；
[0037]在所述势垒层上形成钝化层；
[0038]从所述钝化层刻蚀到所述势垒层形成栅极区域，在所述栅极区域上形成栅电极；
[0039]在所述栅极区域的两侧，从所述钝化层刻蚀进入所述势垒层形成源极区域和漏极区域，在所述源极区域上形成源电极，在所述漏极区域上形成漏电极。
[0040]进一步地，在缓冲层上形成第一沟道层之前，所述方法还包括:[0041 ] 在成核层上形成缓冲层。
[0042]进一步地，在所述栅极区域上形成栅电极之前，所述方法还包括:
[0043]在所述栅极区域上形成栅介质层。
[0044]本发明实施例提供的异质结结构及其制备方法、异质结场效应管及其制备方法，一方面沟道层的材料选用非故意掺杂的半导体材料，由于该材料具有缺陷少的优点，因此能减少由缺陷引起的电流崩塌；另一方面通过在半导体沟道层中增加宽禁带插入层对异质结的能带进行调整，抑制了由半绝缘半导体缓冲层的缺陷引起的电流崩塌。此外，在关断情况下，宽禁带插入层还能够减小漏电现象，因此，克服了异质结结构和异质结场效应管的电流崩塌效应，同时能够降低异质结结构和异质结场效应管的漏电流。
【专利附图】

【附图说明】
[0045]下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中:
[0046]图1a是现有技术中铝镓氮(AlGaN)和半绝缘GaN(S.1 GaN)形成的异质结结构图；
[0047]图1b是现有技术中低掺杂氮化镓(U-GaN)和AlGaN形成的异质结结构图；
[0048]图1c是现有技术中AlGaN、U-GaN和S.1 GaN形成的异质结结构图；
[0049]图2是本发明实施例一提供的一种异质结结构图；
[0050]图3是本发明实施例一提供的一种异质结结构中沿y方向的能带图；
[0051]图4是本发明实施例二提供的一种异质结结构的制备方法的流程图；
[0052]图5是本发明实施例三提供的一种T型栅高电子迁移率晶体管的结构图；
[0053]图6是本发明实施例四提供的一种T型栅高电子迁移率晶体管的制备方法的流程图；
[0054]图7是本发明实施例五提供的一种MIS栅高电子迁移率晶体管的结构图；
[0055]图8是本发明实施例六提供的一种MIS栅高电子迁移率晶体管的制备方法的流程图。
【具体实施方式】
[0056]下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
[0057]实施例一
[0058]图2是本发明实施例一提供的一种异质结结构图，参见图2，该异质结结构包括缓冲层11、位于缓冲层11上的沟道层12、所述沟道层12包括第一沟道层121和第二沟道层122，所述第一沟道层121位于缓冲层11上，位于第一沟道层121和第二沟道层122之间的插入层13，以及位于第二沟道层121上的势垒层14，所述势垒层14和所述第二沟道层122的界面之间存在二维电子气。
[0059]其中，所述缓冲层11的材料为半绝缘的半导体材料，所述缓冲层11的材料可以为氮化镓(GaN)、铟镓氮(InGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组
口 ο[0060]所述沟道层12的材料为非故意掺杂的半导体材料，所述非故意掺杂的半导体材料是指半导体材料中沾污杂质，不是人为掺入的杂质，该材料具有缺陷少的优点，能减少由缺陷引起的电流崩塌，具体地，所述沟道层12的材料可以为氮化镓(GaN)、铟镓氮(InGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合。
[0061]所述插入层13的材料可以为氮化铝(A1N)、铝镓氮(AlGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合，在本实施例中，采用宽禁带的插入层13对异质结的能带进行调整，由于所述插入层13的禁带宽度大于所述沟道层12的禁带宽度，宽禁带的插入层13引入了电子势垒，使得沟道层12中的电子难以越过该势垒到达缓冲层11，进而被缓冲层11中的缺陷俘获。因此，即使第二沟道层122的厚度较薄，电流崩塌也能得到抑制，本发明实施例提供的异质结结构与第一沟道层121和第二沟道层122的厚度无关，解决了现有技术中异质结结构容易受沟道层厚度限制的问题。
[0062]此外，在关断情况下，由于插入层13引入的电子势垒限制了沟道层12和缓冲层11中的电子沿纵向方向运动，从而减小了漏电流。
[0063]所述势垒层14的材料为氮化铝、铝镓氮或铝铟镓氮中的任意一种材料或多种材料的组合，所述势垒层14和所述第二沟道层122的界面之间存在二维电子气，即电子沿垂直于该异质结结构的表面方向的运动变得量子化，即它的能量只能取一系列的分立值，而平行于表面的运动仍是自由的，能量可以是任意值，在本实施例中，将平行于表面的方向作为X方向，将垂直于表面的方向作为y方向。
[0064]图3是本发明实施例一提供的一种异质结结构中沿I方向的能带图，参见图3，图中Ec表示异质结结构中沿I方向的导带能级，Ev表示异质结结构中沿I方向的价带能级，Ef表示异质结结构中沿y方向的费米能级。从图3中可以看出，由于插入层13的禁带宽度大于沟道层12的禁带宽度，使得沟道层12中的电子难以越过插入层13引入的电子势垒到达缓冲层11，从而被缓冲层11中的缺陷俘获，因而能够抑制电流崩塌效应，此外，由于缓冲层11的材料为半绝缘的半导体材料，使得势垒层14和缓冲层11的导带能级Ec远离费米能级，从而使得该异质结结构容易关断，且漏电流小。
[0065]本发明实施例提供的异质结结构相对于现有技术中铝镓氮(AlGaN)和半绝缘GaN(S.1 GaN)形成的异质结结构，由于半绝缘半导体的缓冲层11远离沟道区，且沟道电子的运动受到宽禁带插入层13引入的电子势垒的限制，抑制了由半绝缘GaN层缺陷引起的电流崩塌。
[0066]本发明实施例一提供的异质结结构相对于现有技术中低掺杂氮化镓(U-GaN)和AlGaN形成的异质结结构，由于缓冲层11的材料由半绝缘的半导体材料组成，且插入层13的禁带宽度大于沟道层12的禁带宽度，使得非沟道区的导带远离费米能级，从而由本发明实施例提供的异质结结构容易关断，且漏电流减小。
[0067]本发明实施例一提供的异质结结构相对于现有技术中AlGaN、U-GaN和S.1GaN形成的异质结结构，由于宽禁带插入层13引入了电子势垒，使得沟道层12中的电子难以越过该势垒到达缓冲层11，进而被缓冲层11中的缺陷俘获，因此，与沟道层12的厚度没有关系，解决了非故意掺杂GaN的厚度问题，此外，当所述插入层13的材料为AlN时，还能增加位于所述插入层13上方的第二沟道层122中非故意掺杂的第二沟道层122的压应变，从而提高异质结结构中二维电子气的密度和迁移率。[0068]本发明实施例一提供的异质结结构，通过在非故意掺杂的半导体沟道层中间插入了宽禁带的插入层，抑制了由半绝缘半导体缓冲层的缺陷引起的电流崩塌，此外，在关断情况下，宽禁带插入层还能够减小漏电现象。
[0069]实施例二
[0070]图4是本发明实施例二提供的一种异质结结构的制备方法的流程图，用于制备上述实施例提供的异质结结构，参见图4，所述方法包括:
[0071]步骤21、在衬底上形成缓冲层。
[0072]所述衬底的材料可以是任意一种适合生长缓冲层的材料，该衬底材料包括但不限制于蓝宝石(Sapphire)、碳化娃(SiC)、氮化镓(GaN)或娃(Si)等。所述缓冲层的材料为半绝缘的半导体材料，具体地可以是氮化镓(GaN)、铟镓氮(InGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合。在衬底上形成缓冲层的方法可以是化学气相沉积法(Chemical Vapor Deposition,简称 CVD)、气相外延法(Vapour Phase Epitaxy,简称VPE)、金属有机化合物化学气相沉淀法(Metal-organic Chemical Vapor Deposition,简称MCVD)、低压力化学气相沉积法(Low Pressure Chemical Vapor Deposition,简称 LPCVD)、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition,简称 PECVD)、脉冲激光沉积法(Pulsed Laser Deposition,简称PLD)、原子层外延法、分子束外延法(Molecular Beam Epitaxy,简称MBE)、派射法或蒸发法等方法。当所述缓冲层的材料为GaN时，在制备半绝缘GaN时，可通过掺入某些金属元素(如铁)作为深能级受主，补偿非掺杂GaN中的Ga空位和残余氧，三甲基镓(TMGa)和氨气(NH3)分别作为Ga源和N源，杂质源Cp2Fe通过H2携带进入生长室，利用补偿作用使氮化镓表现为半绝缘特性。
[0073]步骤22、在缓冲层上形成第一沟道层。
[0074]所述第一沟道层的材料为非故意掺杂的半导体材料，具体地，所述沟道层12的材料可以为氮化镓(GaN)、铟镓氮(InGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合，该材料具有缺陷少的优点，能减少由缺陷引起的电流崩塌。
[0075]可通过CVD、VPE、MOCVD, LPCVD, PECVD、脉冲激光沉积(PLD)、原子层外延、MBEJi射、蒸发等方法在缓冲层上形成第一沟道层。
[0076]步骤23、在第一沟道层上形成插入层。
[0077]在第一沟道层上形成插入层的方法可以是CVD、VPE、MOCVD, LPCVD、或PECVD。
[0078]所述插入层的材料可以为氮化铝(AlN)、铝镓氮(AlGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合，其中，所述插入层的禁带宽度大于第一沟道层和第二沟道层的禁带宽度，从而在沟道层和衬底之间引入电子势垒，当第一沟道层和第二沟道层中的电子被缓冲层中的缺陷复合时，需要越过该电子势垒，从而抑制了电流崩塌。
[0079]在本实施例中，所述插入层的材料优选AlN材料，该材料引入的电子势垒限制了衬底、缓冲层和第一沟道层中的电子沿y方向的运动，此外，当缓冲层的材料为GaN时，宽禁带插入层的引入，还能减小GaN中的应力，减小GaN中的位错得到高质量的GaN薄膜。
[0080]需要说明的是，第一沟道层和第二沟道层的厚度对本实施例制备的异质结结构在抑制电流崩塌和漏电方面没有影响。
[0081]步骤24、在插入层上形成第二沟道层。
[0082]所述第二沟道层的材料与所述第一沟道层的材料相同，在插入层上形成第二沟道层方法可包括CVD、VPE、MOCVD、LPCVD、PECVD、脉冲激光沉积(PLD)、原子层外延、MBE、溅射、
蒸发等。
[0083]步骤25、在第二沟道层上形成势垒层。
[0084]所述势垒层的材料可以为氮化铝(AlN)、铝镓氮(AlGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合，优选AlGaN形成异质结，所述势垒层与所述第二沟道层在接触界面形成二维电子气导电沟道。
[0085]在第二沟道层上形成势垒层方法包括CVD、VPE、MOCVD, LPCVD, PECVD、脉冲激光沉积(PLD)、原子层外延、MBE、溅射、蒸发等。
[0086]本发明实施例二提供的一种异质结结构的制备方法，通过在衬底上依次形成缓冲层、第一沟道层、插入层、第二沟道层和势垒层，其中，所述缓冲层为半绝缘的半导体层，所述第一沟道层和第二沟道层为非故意掺杂的半导体层，所述插入层的禁带宽度大于第一沟道层和第二沟道层的禁带宽度，从而抑制了异质结结构的电流崩塌效应，同时降低了异质结结构漏电流。
[0087]实施例三
[0088]图5是本发明实施例三提供的一种T型栅高电子迁移率晶体管的结构图，该实施例以上述实施例一为基础，参见图5，所述T型栅高电子迁移率晶体管包括:衬底31、缓冲层32，位于缓冲层32上的沟道层33，所述沟道层33包括第一沟道层331和第二沟道层332，其中，所述第一沟道层331位于缓冲层32上，位于第一沟道层331和第二沟道层332之间的插入层34，位于第二沟道层332上的势垒层35，位于势垒层35上的钝化层36，与所述势垒层35接触的栅电极37，位于所述栅电极37两侧的源电极38和漏电极39。
[0089]其中，所述缓冲层32的材料为半绝缘的半导体材料，具体地，所述缓冲层32的材料可以是氮化镓(GaN)、铟镓氮(InGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合。
[0090]所述沟道层33的材料为非故意掺杂的半导体材料，具体地所述沟道层33的材料可以为氮化镓(GaN)、铟镓氮(InGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合。
[0091]所述插入层34的禁带宽度大于所述沟道层33的禁带宽度，所述插入层34的材料可以为氮化铝(AlN)、铝镓氮(AlGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合。
[0092]所述势垒层35和所述第二沟道层332的界面之间存在二维电子气，所述势垒层35的材料可以为氮化铝(AlN)、铝镓氮(AlGaN)或铝铟镓氮(AlInGaN)中的任意一种材料或多种材料的组合。
[0093]本实施例提供的T型栅高电子迁移率晶体管能够抑制电流崩塌和漏电的原理与本发明实施例一提供的异质结结构能够异质电流崩塌和漏电的原理相同，在此不再赘述。
[0094]优选的，所述T型栅高电子迁移率晶体管还可以包括成核层310，所述成核层310位于衬底和所述缓冲层32之间，所述成核层310用于在所述成核层310上形成缓冲层32，增加成核层310的好处在于，使得缓冲层32的材料能够更好的生长在衬底31上面。
[0095]本发明实施例三提供的T型栅高电子迁移率晶体管，通过在非故意掺杂的半导体沟道层中间插入了宽禁带的插入层，抑制了由半绝缘半导体缓冲层的缺陷引起的电流崩塌，此外，在关断情况下，宽禁带插入层还能够减小漏电现象。
[0096]实施例四
[0097]图6是本发明实施例四提供的一种T型栅高电子迁移率晶体管的制备方法的流程图，该T型栅高电子迁移率晶体管的制备方法用于制备上述实施例三提供的T型栅高电子迁移率晶体管，参见图6，所述方法包括:
[0098]步骤41、在衬底上形成缓冲层。
[0099]步骤42、在缓冲层上形成第一沟道层。
[0100]步骤43、在第一沟道层上形成插入层。
[0101]步骤44、在插入层上形成第二沟道层。
[0102]步骤45、在第二沟道层上形成势垒层。
[0103]步骤46、在势垒层上形成钝化层。
[0104]步骤47、从所述钝化层刻蚀到所述势垒层形成栅极区域，在所述栅极区域上形成栅电极。
[0105]步骤48、在所述栅极区域的两侧，从所述钝化层刻蚀进入所述势垒层形成源极区域和漏极区域，在所述源极区域上形成源电极，在所述漏极区域上形成漏电极。
[0106]运用本实施例提供的T型栅高电子迁移率晶体管的制备方法制备的T型栅高电子迁移率晶体管，能够抑制电流崩塌和漏电现象。
[0107]优选的，在步骤41之前，在所述方法还包括:
[0108]步骤41a，在衬底上形成成核层。
[0109]增加步骤41a的好处在于，形成成核层后，有利于在所述成核层上形成缓冲层。
[0110]本发明实施例四提供的T型栅高电子迁移率晶体管的制备方法制备的T型栅高电子迁移率晶体管，通过在非故意掺杂的半导体沟道层中间插入了宽禁带的插入层，抑制了由半绝缘半导体缓冲层的缺陷引起的电流崩塌，此外，在关断情况下，宽禁带插入层还能够减小漏电现象。
[0111]实施例五
[0112]图7是本发明实施例五提供的一种MIS栅高电子迁移率晶体管的结构图，该实施例以上述实施例一和实施例三为基础，参见图7，所述MIS栅高电子迁移率晶体管包括衬底51，位于衬底51上的成核层52，位于成核层52上的缓冲层53，位于缓冲层53上的沟道层54，所述沟道层54包括第一沟道层541和第二沟道层542，其中，所述第一沟道层541位于缓冲层53上，位于第一沟道层541和第二沟道层542之间的插入层55，位于第二沟道层542上的势垒层56，位于势垒层56上的钝化层57，与所述势垒层56接触的栅电极58，位于所述栅电极58和所述势垒层56之间的栅介质59，位于所述栅电极58两侧的源电极510和漏电极 511。
[0113]在本实施例中，所述栅介质59的材料包括但不限制于SiO2和Si3N4以及SiO2和Si3N4所组合的材料。
[0114]在本实施例中，所述衬底51、成核层52、缓冲层53、沟道层54、插入层55、势垒层56、钝化层57、栅电极58、源电极510和漏电极511的材料分别与本发明第三实施例中T型栅高电子迁移率晶体管衬底31、成核层310、缓冲层32、沟道层33、插入层34、势垒层35、钝化层36、栅电极37、源电极38和漏电极39的材料相同，以及该MIS栅高电子迁移率晶体管能够抑制电流崩塌和漏电流的原理与本发明第一实施例中提供的异质结结构抑制电流崩塌和漏电流的原理相同，在此不再赘述。
[0115]实施例六
[0116]图8是本发明实施例六提供的一种MIS栅高电子迁移率晶体管的制备方法的流程图，该MIS栅高电子迁移率晶体管的制备方法用于制备上述实施例五提供的MIS栅高电子迁移率晶体管，参见图8，所述方法包括:
[0117]步骤61、在衬底上形成成核层。
[0118]步骤62、在成核层上形成缓冲层。
[0119]步骤63、在缓冲层上形成第一沟道层。
[0120]步骤64、在第一沟道层上形成插入层。
[0121]步骤65、在插入层上形成第二沟道层。
[0122]步骤66、在第二沟道层上形成势垒层。
[0123]步骤67、在势垒层上形成钝化层。
[0124]步骤68、从所述钝化层刻蚀到所述势垒层形成栅极区域，在所述栅极区域上形成栅介质层。
[0125]步骤69、在所述栅介质层上形成栅电极。
[0126]步骤610、在所述栅极区域的两侧，从所述钝化层刻蚀进入所述势垒层形成源极区域和漏极区域，在所述源极区域上形成源电极，在所述漏极区域上形成漏电极。
[0127]本发明实施例六提供的MIS栅高电子迁移率晶体管的制备方法制备的MIS栅高电子迁移率晶体管，通过在非故意掺杂的半导体沟道层中间插入了宽禁带的插入层，抑制了由半绝缘半导体缓冲层的缺陷引起的电流崩塌，此外，在关断情况下，宽禁带插入层还能够减小漏电现象。
[0128]以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种异质结结构，其特征在于，所述异质结结构包括: 缓冲层，所述缓冲层的材料为半绝缘的半导体材料； 位于所述缓冲层上的沟道层，所述沟道层的材料为非故意掺杂的半导体材料，所述沟道层包括第一沟道层和第二沟道层，其中，所述第一沟道层位于所述缓冲层上； 位于所述第一沟道层和所述第二沟道层之间的插入层，其中，所述插入层的禁带宽度大于所述沟道层的禁带宽度； 位于所述第二沟道层上的势垒层，所述势垒层和所述第二沟道层的界面之间存在二维电子气。
2.根据权利要求1所述的异质结结构，其特征在于，所述缓冲层的材料为氮化镓、铟镓氮或铝铟镓氮中的任意一种材料或多种材料的组合。
3.根据权利要求1所述的异质结结构，其特征在于，所述沟道层的材料为氮化镓、铟镓氮或铝铟镓氮中的任意一种材料或多种材料的组合。
4.根据权利要求1所述的异质结结构，其特征在于，所述插入层的材料为氮化铝、铝镓氮或铝铟镓氮中的任意一种材料或多种材料的组合。
5.根据权利要求1所述的异质结结构，其特征在于，所述势垒层的材料为氮化铝、铝镓氮或铝铟镓氮中的任意一种材料或多种材料的组合。
6.一种异质结场效 应管，其特征在于，所述异质结场效应管包括: 缓冲层，所述缓冲层的材料为半绝缘的半导体材料； 位于缓冲层上的沟道层，所述沟道层的材料为非故意掺杂的半导体材料，所述沟道层包括第一沟道层和第二沟道层，其中，所述第一沟道层位于缓冲层上； 位于第一沟道层和第二沟道层之间的插入层，其中，所述插入层的禁带宽度大于所述沟道层的禁带宽度； 位于第二沟道层上的势垒层，所述势垒层和所述第二沟道层的界面之间存在二维电子气; 位于势垒层上的钝化层； 与所述势垒层接触的栅电极； 以及，位于所述栅电极两侧的源电极和漏电极。
7.根据权利要求6所述的异质结场效应管，其特征在于，所述异质结场效应管还包括: 成核层，所述缓冲层位于所述成核层上。
8.根据权利要求6或7所述的异质结场效应管，其特征在于，所述异质结场效应管还包括: 栅介质，所述栅介质位于所述栅电极与所述势垒层之间。
9.一种异质结结构的制备方法，用于制备如权利要求1所述的异质结结构，其特征在于，所述方法包括: 在缓冲层上依次形成第一沟道层、插入层、第二沟道层和势垒层； 其中， 所述缓冲层的材料为半绝缘的半导体材料； 所述第一沟道层和第二沟道层的材料为非故意掺杂的半导体材料； 所述插入层的禁带宽度大于所述沟道层的禁带宽度；所述势垒层和所述第二沟道层的界面之间存在二维电子气。
10.一种异质结场效应管的制备方法，用于制备权利要求6所述的异质结场效应管，其特征在于，所述方法包括: 在缓冲层上依次形成第一沟道层、插入层、第二沟道层和势垒层； 在所述势垒层上形成钝化层； 从所述钝化层刻蚀到所述势垒层形成栅极区域，在所述栅极区域上形成栅电极； 在所述栅极区域的两侧，从所述钝化层刻蚀进入所述势垒层形成源极区域和漏极区域，在所 述源极区域上形成源电极，在所述漏极区域上形成漏电极。
11.根据权利要求10所述的异质结场效应管的制备方法，其特征在于，在缓冲层上形成第一沟道层之前，所述方法还包括: 在成核层上形成缓冲层。
12.根据权利要求10或11所述的异质结场效应管的制备方法，其特征在于，在所述栅极区域上形成栅电极之前，所述方法还包括: 在所述栅极区域上形成栅介质。
【文档编号】H01L29/778GK104009077SQ201410244398
【公开日】2014年8月27日 申请日期:2014年6月4日 优先权日:2014年6月4日
【发明者】张乃千 申请人:苏州能讯高能半导体有限公司