薄本体开关晶体管的制作方法

薄本体开关晶体管的制作方法
【专利摘要】本发明涉及薄本体开关晶体管，具体公开了一种集成的凹陷薄本体场效应晶体管及其制造方法。该方法包括使半导体材料的一部分凹陷。该方法还包括在半导体材料的凹陷部分内形成至少一个栅极结构。
【专利说明】薄本体开关晶体管

【技术领域】
[0001] 本发明涉及半导体结构，并且更具体地涉及集成的凹陷薄本体场效应晶体管 (FET)及其制造方法。

【背景技术】
[0002] 集成电路用于许多应用领域，包括蜂窝电话、计算机、和许多其它电子设备。例如， 在蜂窝电话应用中，集成电路并且更具体地为场效应晶体管（FET)用作开关。这类开关需 要高的切换速度，而具有减小的Coff特性。随着这类FET开关的尺寸持续减小，在保持低 功率要求的同时，需要保持甚至增加它们的性能。
[0003] FET器件的切换速度由电荷载流子移动穿过半导体区域（例如沟道区域）所需要 的时间确定。在功率器件中的典型值是大约20至200皮秒，取决于器件的尺寸。然而，在已 知的FET应用中，随着跨本体或栅极的电压自身增加，Coff也显著增加，因此使性能降低， 例如使切换速度和RF功率处理减慢。
[0004] 因此，在本领域中有克服上述缺点和限制的需要。


【发明内容】

[0005] 在本发明的一个方面中，一种方法包括使半导体材料的一部分凹陷。该方法还包 括，在半导体材料的凹陷部分内形成至少一个栅极结构。
[0006] 在本发明的一个方面中，一种方法包括暴露绝缘体上娃（SOI)材料的表面。该方 法还包括在SOI材料的暴露表面上执行氧化工艺，以在SOI材料内形成氧化区。该方法还 包括去除氧化区以形成S0I材料的减薄的S0I区。该方法还包括在S0I材料的减薄的S0I 区上形成栅极结构。
[0007] 在本发明的一个方面中，一种结构包括凹陷的Si区，其由更厚的Si区包围。该结 构还包括栅极，其跨过包括凹陷的Si区和更厚的Si区的多个Si区。该结构还包括本体接 触区，其在更厚的Si区上。该结构还包括沟道，其在形成更薄的区的凹陷的Si区以及更厚 的Si区两者上。
[0008] 在本发明的另一个方面中，提供了一种实际上嵌入机器可读存储介质中的用于设 计、制造或检测集成电路的设计结构。该设计结构包括本发明的结构。在另外的实施例中， 被编码在机器可读数据存储介质上的硬件描述语言（HDL)设计结构包括如下元件，当在计 算机辅助设计系统中被处理时，该元件生成本发明的结构的机器可执行表示。在其它另外 的实施例中，提供了一种用于在计算机辅助设计系统中生成本发明的结构的功能设计模型 的方法。该方法包括生成本发明的结构的结构元件的功能表示。

【专利附图】

【附图说明】
[0009] 以本发明的示例性实施例的非限制性示例的方式参照注释的多个附图，在以下详 细说明中描述了本发明。
[0010] 图1至图7示出了根据本发明的各个方面的结构以及相应的处理步骤；
[0011] 图8示出了根据本发明的各个方面的结构的顶透视图；以及 [0012] 图9示出了用于半导体设计、制造和/或测试的设计流程的流程图。

【具体实施方式】
[0013] 本发明涉及半导体结构，并且更具体地涉及一种集成的凹陷薄本体FET及其制造 方法。更准确地，本发明的结构是用于形成薄本体SOI nFET的、在绝缘体上硅（SOI)的凹陷 部分中形成的nFET。在实施例中，薄本体SOI nFET可以集成到现有技术（例如1400 A至 1600 A的硅厚度）中。在更具体的实施例中，薄本体SOI nFET可以具有约1 ()〇〇 A成更 小的硅厚度（Tsi)。最小的可获得厚度受限于氧化炉控制以及在所得的薄本体中的机械应 力状态。
[0014] 有利地，实施具有超薄本体的FET提供完全耗尽的SOI区域，这又导致更快的 切换速度。而且，与传统的更厚的S0I器件相比，本发明的FET提供改进的隔离、Coff和 Coff (V)。此外，与传统的更厚的S0I器件相比，用于本发明的薄本体FET的RF功率处理更 优大于3dB。薄本体结构改进了标准切换性能指标，"Ron Coff"。
[0015] 图1至图7示出了根据本发明的各个方面的结构以及相应的处理步骤。本领域技 术人员应理解，本发明的FET和其它部件的制造工艺可以使用多种不同工具以多种方式来 制造。但是，通常采用来自集成电路（1C)技术的方法学和工具来形成具有特定尺寸的结 构。例如，本发明的结构（例如，薄本体FET、间隔体、电介质材料等）构造在晶片上，并且 实现为通过光刻工艺而图案化的材料膜。具体地，该结构的制造使用三个基本构造模块： (i)在衬底上沉积材料膜，（ii)通过光刻成像而在膜的顶部上应用经图案化的掩膜，以及 (iii)根据掩膜选择性地蚀刻膜。
[0016] 更准确地，如图1所示，本发明的结构5包括衬底10。在实施例中，衬底10可以为 器件的任意层，该层由氧化物或者本领域技术人员已知的其它材料组成。本领域技术人员 应当理解，作为一个示例，可以以S0I晶片实施方式来实施衬底10。在该实施例中，衬底10 可以为例如高电阻率Si材料、Si处理晶片（handle wafer)、或绝缘衬底（例如氧化物）。
[0017] 还是参照图1，可以基于期望的半导体器件的最终应用，来选择S0I晶片实施方式 的组成材料。例如，键合至衬底10的绝缘层12 (例如BOX)可以由氧化物（诸如Si02)组 成。此外，有源半导体层14可以由各种半导体材料（诸如例如Si或其它Si基材料（诸如 SiGe))组成。在实施例中，半导体层14的厚度可以为约1400 A至约1600 Λ,并且优选 地为约1450A或大于1450 A (即厚Si层）。
[0018] 在实施例中，在半导体层14上形成氧化物或其它绝缘体层15,优选地使用传统沉 积工艺（例如化学气相沉积（CVD))。形成浅沟槽隔离（STI)结构16,其通过绝缘体层15、 半导体层14、绝缘层12,并且在实施例中到达衬底10。在实施例中，STI结构16可以稍微 升高或者与半导体层14水平，取决于制造工艺。
[0019] 在实施例中，为了形成STI结构16,可以在绝缘体层15之上形成抗蚀剂，并且将抗 蚀剂暴露于能量（光）下以形成图案。可以通过经图案化的抗蚀剂来执行蚀刻工艺（例如 反应离子蚀刻（RIE))，以在结构的层内形成沟槽。然后例如使用传统的氧灰化工艺而去除 抗蚀剂。用氧化物或其它绝缘体材料填充沟槽以形成STI结构16。例如可以使用本领域技 术人员已知的化学机械抛光（CMP)工艺来对氧化物材料进行平坦化。
[0020] 在图2中，在半导体层14和STI结构16之上，并且优选地直接在绝缘体层15上， 形成硬掩膜材料18 (例如氮化物）。在实施例中，可以使用传统沉积方法（例如CVD工艺） 在绝缘体层15和STI结构16上掩盖沉积硬掩膜材料18。在实施例中，可以使用本领域技 术人员已知的传统的光刻和蚀刻工艺来图案化硬掩膜材料。
[0021] 图3示出了根据本发明的各个方面的另外的处理步骤以及相应的结构。具体而 言，在图3中在硬掩膜之上形成抗蚀剂20,并且将抗蚀剂20暴露于能量（光）以形成图 案。可以通过经图案化的抗蚀剂来执行蚀刻工艺（例如反应离子蚀刻（RIE))，以在结构的 层（例如绝缘体层15和硬掩膜材料18)内形成开口 22。以这种方式，暴露下面的半导体层 14。然后使用例如传统的氧灰化工艺来去除抗蚀剂。
[0022] 在图4中，所暴露的半导体层14经受氧化工艺以形成氧化区24。更准确地，半导 体层14经受高温（例如约1450°C )氧化工艺以形成氧化区24。在该工艺过程中，硬掩膜 材料18保护半导体层14的其余部分（例如厚部分14a)免于氧化。在实施例中，氧化区24 的厚度可以为约1000 A;但是，本发明也构思其它的尺寸。在实施例中，氧化区24可以在 半导体层14的表面下方约300 A或更大处；但是，本发明也构思其它的尺寸以便减小半 导体层14的总厚度，如本文所描述。在实施例中，氧化区24包括鸟嘴部24a，并且可能还稍 微升高硬掩膜材料18。在实施例中，形成鸟嘴部24的斜边的斜率可以具有例如约3:1的比 率。
[0023] 在图5中，使用例如HF湿法蚀刻工艺来去除氧化区24。在实施例中，湿法蚀刻工 艺将去除氧化区域24,从而留下凹陷部分26。在实施例中，去除氧化区24减薄了下面的半 导体层14至约例如500 A。在实施例中，本发明构思减薄下面的半导体层14至其它厚度， 例如范围从例如300 A至1100 A，并且优选地为300 A至1 UK) A,并且优选地小于 1000 A。在另外的优选实施例中，半导体层14的厚部分14a与半导体层14的薄部分14b 的比率可以为约4比1。以这种方式，能够减薄并且完全耗尽下面的半导体层14。
[0024] 图6示出了根据本发明的各个方面的另外的处理步骤以及相应的结构。具体而 言，在图6中可以在凹陷部分26内、在暴露的半导体层14上形成垫氧化物（pad oxide) 28。 在实施例中，垫氧化物28可以为约80 A，其经受去垢工艺（deglazing process)以去除任 何氮氧化物材料，例如去除约1 5 Λ。硬掩膜材料被去除，并且凹陷部分26经受掺杂剂注入 工艺以形成阱注入区30。例如，对于nFET器件，ρ型掺杂剂（例如硼）将被注入至经减薄 的下面的半导体层14b中。备选地，对于pFET器件，η型掺杂剂（例如砷）将注入至经减 薄的下面的半导体层14b中。
[0025] 图7示出了根据本发明的各个方面的另外的处理步骤以及相应的结构。具体而 言，在图7中可以去除垫氧化物和其它绝缘体层（例如绝缘体层15)，并且在凹陷部分26内 (例如在经减薄的下面的半导体层14b上）形成栅极结构32。具体地，栅极结构32包括 形成于经减薄的下面的半导体层14b上（在阱注入区30上）的电介质材料34。在实施例 中，电介质材料34可以为氧化物材料或者使用传统沉积工艺（例如CVD)形成的高k电介 质材料（例如铪基材料）。在实施例中，电介质材料34可以具有约50 A至约120 A的厚 度。可以使用传统的沉积、光刻和蚀刻工艺，来将栅极材料36(例如多晶硅或者一层或多层 金属）沉积或图案化至电介质材料34上，如本文所描述的。
[0026] 还是参照图7,使用传统的沉积工艺在栅极材料36上形成侧壁间隔体38。在实施 例中，作为示例侧壁间隔体38可以是氮化物或氧化物。可以使用厚栅极氧化物和侧壁氧化 物（或氮化物）间隔体，以改进栅极-漏极场。可以使用传统的后段制程（BE0L)工艺来形 成源极区和漏极区、晕环状注入区（halo implant)和/或延伸区（所有的都由附图标记40 表示）。也可以使用传统的已知的BE0L工艺来执行硅化物和其它接触形成工艺。这些特征 也可以由附图标记40表示。
[0027] 图8示出了根据本发明的各个方面的结构的顶透视图。如该顶透视图所示，多个 栅极结构32跨越在半导体层14的相对面的厚部分14a之间并且在凹陷部分26 (例如半导 体层14的薄部分14b)内。以这种方式，可以形成多指FET(multi-fingerFET)器件。在实 施例中，栅极结构32 (例如多晶硅或金属材料）可以具有约0. 15微米至约0. 50微米的长 度，并且更优选地为约0. 24微米，并且具有在栅极结构32之间的约0. 4微米至约0. 6微米 的间隔。而且，如本图所示，由厚部分14a(其形成半导体材料14的环（完全围住）结构） 包围多个栅极结构32。而且，多个栅极结构32中的每一个可以在厚部分14a上接触本体接 触42。可以在厚部分14a和薄部分14b两者上形成栅极结构32的沟道。
[0028] 图9是在半导体设计、制造和/或测试中使用的设计过程的流程图。图9示出了例 如在半导体1C逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。 设计流程900包括用于处理设计结构或器件以产生上述以及图1至图8中示出的设计结构 和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理 和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令， 所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器 件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。因此，设计结构也可以实现 为计算机程序产品，包括可读介质。机器包括但不限于用于1C设计过程（例如设计、制造或 仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：用于产生掩模的光刻机、 机器和/或设备（例如电子束直写仪）、用于仿真设计结构的计算机或设备、用于制造或测 试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何 机器（例如，用于对可编程门阵列进行编程的机器）。
[0029] 设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC(ASIC)的设 计流程900可能不同于用于设计标准组件的设计流程900,或不同于用于将设计实例化到 可编程阵列（例如，可编程门阵列（PGA)或现场可编程门阵列（FPGA))中的设计流程900。
[0030] 图9示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计 结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效 的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令， 所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无 论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子 计算机辅助设计（ECAD)生成设计结构920。当编码在机器可读数据传输、门阵列或存储介 质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处 理以仿真或以其他方式在功能上表示例如图1至图8中示出的那些电子组件、电路、电子或 逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括 人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据 结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别 的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL)设计实体或遵循和/或兼容 低级HDL设计语言（例如Verilog和VHDL)和/或高级设计语言（例如C或C++)的其他 数据结构。
[0031] 设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或 以其他方式处理图1至图8中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物 以生成可以包含设计结构（例如设计结构920)的网表980。网表980例如可以包括编译或 以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路 的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用 迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。 对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程 到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵 列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合 联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器 件和材料。
[0032] 设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬 件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电 路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的 模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据 960、设计规则970和测试数据文件985,它们可以包括输入测试模式、输出测试结果和其他 测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压 成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以 在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具 和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置 和路由操作之类的标准电路设计过程的模块。
[0033] 设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模 工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同示出的部分 或全部支持数据结构，从而生成第二设计结构990。
[0034] 设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、 Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在 存储介质或可编程门阵列上。类似于设计结构920,设计结构990优选地包括一个或多个文 件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由 ECAD系统处理时生成图1至图8中示出的本发明的一个或多个实施例的逻辑上或以其他方 式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图1至图 8中示出的器件的编译后的可执行HDL仿真模型。
[0035] 设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数 据格式（例如以GDSII (GDS2)、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构 的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文 件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中 路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1至图8中示出的器 件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995,例如，在阶段995， 设计结构990 :继续到流片（tape-out)，被发布到制造公司、被发布到掩模室（mask house)、 被发送到其他设计室，被发回给客户等。
[0036] 上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多 个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者 的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多 芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何 情况下，所述芯片然后都作为（a)中间产品（如母板）或（b)最终产品的一部分与其他芯 片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片 的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的 高级计算机产品。
[0037] 出于示例目的给出了对本发明的各种实施例的描述，但所述描述并非旨在是穷举 的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领 域的技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择是为了最 佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的 其他技术人员能够理解在此公开的各实施例。
【权利要求】
1. 一种方法，包括： 经由氧化工艺和蚀刻工艺，使半导体材料的一部分凹陷；以及 在所述半导体材料的凹陷部分内形成至少一个栅极结构。
2. 根据权利要求1所述的方法，其中使所述半导体材料凹陷包括减薄所述半导体材 料。
3. 根据权利要求1所述的方法，其中 所述氧化工艺包括对所述半导体材料的暴露部分进行氧化，以在所述半导体材料的所 述暴露部分中形成氧化区；以及 所述蚀刻工艺包括去除所述氧化区以形成减薄的半导体层。
4. 根据权利要求2所述的方法，还包括保护所述半导体材料的未凹陷部分免于所述氧 化工艺。
5. 根据权利要求1所述的方法,其中所述半导体材料为绝缘体上硅材料。
6. 根据权利要求1所述的方法，还包括：在所述半导体材料的包括所述凹陷部分的减 薄部分上以及在所述半导体材料的包括所述半导体材料的未凹陷部分的更厚的部分上，形 成用于所述至少一个栅极结构的沟道区。
7. 根据权利要求6所述的方法，其中所述未凹陷部分完全围住所述凹陷部分。
8. 根据权利要求6所述的方法，其中所述至少一个栅极结构在所述半导体材料的所述 凹陷部分与所述半导体材料的所述未凹陷部分之间延伸。
9. 根据权利要求1所述的方法，其中通过在所述半导体材料的位于所述凹陷部分内的 减薄部分上沉积栅极电介质材料以及在所述栅极电介质材料上沉积并图案化栅极材料，来 形成所述至少一个栅极结构。
10. 根据权利要求1所述的方法，其中所述凹陷部分为减薄部分，所述减薄部分形成有 小于所述半导体材料的包围部分的厚度。
11. 根据权利要求1所述的方法，其中所述减薄部分为300 A个:1 〇〇〇 Λ。
12. -种方法，包括： 暴露绝缘体上硅（SOI)材料的表面； 在所述SOI材料的暴露表面上执行氧化工艺，以在所述SOI材料内形成氧化区； 去除所述氧化区以形成所述SOI材料的减薄的SOI区；以及 在所述S0I材料的所述减薄的S0I区上形成栅极结构。
13. 根据权利要求12所述的方法，其中暴露所述S0I材料的所述表面包括蚀刻形成于 所述S0I材料上方的掩膜层和下面的绝缘体层。
14. 根据权利要求12所述的方法，其中由更厚的S0I区包围所述减薄的S0I区，所述更 厚的S0I区在所述氧化工艺和去除所述氧化区期间进行保护。
15. 根据权利要求14所述的方法，其中所述栅极结构延伸至所述更厚的S0I区上。
16. 根据权利要求15所述的方法，还包括：在所述减薄的S0I区和所述更厚的S0I区 两者上，形成用于栅极结构的沟道区。
17. 根据权利要求15所述的方法，其中在所述更厚的S0I区上形成本体接触区。
18. 根据权利要求12所述的方法，其中所述减薄的S0I区小于约1〇〇〇 A。
19. 根据权利要求18所述的方法，其中所述减薄的SOI区为约300 A。
20. -种结构，包括： 凹陷的Si区，由更厚的Si区包围； 栅极，跨过包括所述凹陷的Si区和所述更厚的Si区的多个Si区； 本体接触区，在所述更厚的Si区上；以及 沟道，在形成更薄的区的所述凹陷的Si区以及所述更厚的Si区两者上。
【文档编号】H01L29/78GK104253157SQ201410294991
【公开日】2014年12月31日 申请日期:2014年6月26日 优先权日:2013年6月27日
【发明者】M·J·阿鲍-科哈利尔, A·B·伯塔拉, M·D·贾菲, A·J·乔瑟夫, J·A·斯林克曼 申请人:国际商业机器公司