半导体器件的制造方法和半导体器件的制作方法
【专利摘要】本发明提供了一种制造半导体器件的新方法和半导体器件。半导体器件包括：衬底、沟槽电容器、接触焊盘、层间介电(ILD)层和接触元件。沟槽电容器包括掺杂区、第一介电层、底电极、第二介电层和顶电极，其中，接触焊盘位于掺杂区上。ILD层具有接触窗口和设置在其中的接触元件。由于存在位于掺杂区上的接触焊盘，因此增加了顶电极上方的ILD层的厚度，但是仍然满足对蚀刻ILD层的接触窗口的最大深度限制的需求。
【专利说明】半导体器件的制造方法和半导体器件
【技术领域】
[0001]本发明涉及半导体器件的制造方法和半导体器件。
【背景技术】
[0002]动态随机存取存储器(DRAM)的存储单元是由金属氧化物半导体(MOS)晶体管和电容器构成。电容器通常设计为堆叠在衬底上的堆叠式电容器或掩埋在衬底内的深沟槽电容器。
[0003]普通深沟槽电容器是一种通过在器件的半导体衬底内蚀刻沟槽形成的小型三维器件。在沟槽蚀刻之后，可以在沟槽周围和下方的较低部分中形成掺杂区域，以用作沟槽电容器的掩埋板状电极。可以在沟槽中的掩埋板状电极上方形成介电层。介电层用作沟槽电容器的电极之间的绝缘层。例如，用导电多晶硅(Poly-Si)填充该沟槽，以用作沟槽电容器的上电极。
[0004]为了增大沟槽电容器的电容，提供了一种双深沟槽电容器。双深沟槽电容器具有由下导电层、上导电层和两个介电层构成的四层，其中，两个介电层分别设置在下导电层下面和下导电层与上导电层之间。在形成四层后，形成覆盖双深沟槽电容器的层间介电(ILD)层。然而，由在沟槽中和半导体衬底的顶部上形成的四层的拓扑结构变化导致ILD层不均匀表面。因此，已经利用诸如化学机械抛光(CMP)的半导体平面化技术以使ILD层的拓扑结构变化平滑。然而，ILD层具有可能在抛光工艺过程中被抛光掉的相对较低的厚度，并且使得设置在ILD层上的上导电层和任何电子部件之间发生短路。因此，继续寻求双沟槽电容器的结构和形成方法中的改进。
【发明内容】
[0005]为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种制造半导体器件的方法，所述方法包括:在衬底内引入掺杂剂以形成掺杂区；形成从所述掺杂区的上表面延伸至所述掺杂区内的沟槽；在所述沟槽的内表面和所述掺杂区的所述上表面上形成第一介电层；去除所述第一介电层的一部分以形成暴露所述掺杂区的所述上表面的一部分的开口 ；在所述第一介电层上和所述开口中形成第一导电层；在所述第一导电层上形成第二介电层；在所述第二介电层上形成第二导电层；图案化所述第二导电层和位于所述第二导电层下面的所述第二介电层以限定顶电极并暴露所述第一导电层的一部分；图案化所述第一导电层的所述部分以限定位于所述顶电极下面的底电极和位于所述开口上方的接触焊盘，其中，所述掺杂区、所述第一介电层、所述底电极、所述第二介电层和所述顶电极组成沟槽电容器；形成覆盖所述沟槽电容器和所述接触焊盘的层间介电(ILD)层；以及在所述ILD层中形成分别接触所述接触焊盘、所述底电极和所述顶电极的多个接触元件。
[0006]在上述制造半导体器件的方法中，还包括:在形成覆盖所述沟槽电容器和所述接触焊盘的所述ILD层之后，抛光所述ILD层。
[0007]在上述制造半导体器件的方法中，还包括:在形成覆盖所述沟槽电容器和所述接触焊盘的所述ILD层之后，图案化所述ILD层以形成分别暴露所述接触焊盘的一部分、所述底电极的一部分和所述顶电极的一部分的多个接触窗口。
[0008]在上述制造半导体器件的方法中，还包括:在形成覆盖所述沟槽电容器和所述接触焊盘的所述ILD层之后，图案化所述ILD层以形成分别暴露所述接触焊盘的一部分、所述底电极的一部分和所述顶电极的一部分的多个接触窗口，其中，所述ILD层具有大于每个所述接触窗口的深度的最大厚度。
[0009]在上述制造半导体器件的方法中，其中，所述ILD层具有大于每个所述接触元件的长度的最大厚度。
[0010]在上述制造半导体器件的方法中，其中，图案化所述第一导电层的所述部分还包括:图案化位于所述第一导电层的所述部分下面的所述第一介电层。
[0011]根据本发明的另一方面，还提供了一种半导体器件，包括:衬底；沟槽电容器，位于所述衬底中，其中，所述沟槽电容器包括:掺杂区，位于所述衬底中，其中，所述掺杂区具有从所述掺杂区的上表面延伸至所述掺杂区内的沟槽；第一介电层，位于所述沟槽的内表面上；底电极，位于所述第一介电层上；第二介电层，位于所述底电极上；和顶电极，位于所述第二介电层上；接触焊盘，位于所述掺杂区的上表面的一部分上并且接触所述掺杂区的上表面的一部分；ILD层，覆盖所述沟槽电容器和所述接触焊盘；以及多个接触元件，位于所述ILD层中并且分别接触所述接触焊盘、所述底电极和所述顶电极。
[0012]在上述半导体器件中，其中，所述接触焊盘和所述沟槽电容器的所述底电极由相同的导电材料制成。
[0013]在上述半导体器件中，其中，所述接触焊盘和所述沟槽电容器的所述底电极由相同的导电层制成。
[0014]在上述半导体器件中，其中，所述接触焊盘与所述底电极具有基本上相同的高度。
[0015]在上述半导体器件中，其中，所述ILD层具有多个接触窗口以分别暴露所述接触焊盘的一部分、所述底电极的一部分和所述顶电极的一部分，并且所述接触元件分别设置在所述接触窗口中。
[0016]在上述半导体器件中，其中，所述ILD层具有多个接触窗口以分别暴露所述接触焊盘的一部分、所述底电极的一部分和所述顶电极的一部分，并且所述接触元件分别设置在所述接触窗口中，其中，所述ILD层具有大于每个所述接触窗口的深度的最大厚度。
[0017]在上述半导体器件中，其中，所述ILD层具有大于每个所述接触元件的长度的最大厚度。
[0018]在上述半导体器件中，其中，所述接触元件与所述掺杂区直接物理接触。
[0019]在上述半导体器件中，其中，所述第一介电层在所述掺杂区的上表面上方延伸，并且具有暴露所述掺杂区的上表面的一部分的开口，并且所述接触焊盘设置在所述开口上方。
[0020]在上述半导体器件中，其中，位于所述顶电极上的所述ILD层的厚度大于约3000埃。
[0021]在上述半导体器件中，其中，位于所述顶电极上的所述ILD层的厚度大于约3000埃，并且等于或小于约5000埃。
[0022]在上述半导体器件中，其中，所述ILD层的最大厚度等于或大于约10000埃，并且每个所述接触元件的长度小于约10000埃。
[0023]在上述半导体器件中，其中，所述掺杂区从所述衬底的上表面延伸至所述衬底内。
[0024]根据本发明的又一方面，还提供了一种半导体器件，包括:衬底；沟槽电容器，位于所述衬底中，其中，所述沟槽电容器包括:掺杂区，位于所述衬底中，其中，所述掺杂区具有从所述掺杂区的上表面延伸至所述掺杂区内的沟槽；第一介电层，位于所述沟槽的内表面上；底电极，位于所述第一介电层上；第二介电层，位于所述底电极上；和顶电极，位于所述第二介电层上；接触焊盘，位于所述掺杂区的上表面的一部分的上方并且接触所述掺杂区的上表面的一部分，其中，所述接触焊盘与所述底电极具有基本上相同的高度；ILD层，覆盖所述沟槽电容器和所述接触焊盘；以及多个接触元件，位于所述ILD层中并且分别接触所述接触焊盘、所述底电极和所述顶电极。
【专利附图】
【附图说明】
[0025]当结合附图进行阅读时，从以下详细描述可以更好地理解本发明的实施例。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺寸可以任意地增大或缩小。
[0026]图1是普通的半导体器件的截面图。
[0027]图2是根据本发明的各个实施例的示出了制造半导体器件的方法的流程图。
[0028]图3A至图31是根据本发明的一个实施例的半导体器件在各个制造阶段的截面图。
[0029]图4是根据本发明的另一个实施例的半导体器件的截面图。
【具体实施方式】
[0030]本发明的以下内容提供了许多用于实施所提供的主题的不同特征的不同实施例或实例。以下描述部件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不用于限制本发明。此外，在以下描述中，第一部件形成在第二部件上方或者上可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件不直接接触的实施例。为了简便和清楚，可以以不同的比例任意地绘制各个部件。
[0031]除非文本中另有明确指示，否则本文中使用的单数形式“一”、“一个”包括复数形式。因此，例如，除非文本中另有明确指示，否则参考的层间介电(ILD)层包括具有两个以上这种ILD层的实施例。在该说明书中，参考的“一个实施例”或“实施例”表示结合实施例描述的特定的部件、结构或特征包括在本发明的至少一个实施例中。因此，在说明书的各个位置出现的术语“在一个实施例中”或“在实施例中”不必都代表同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式将这些特定的部件、结构或特征进行组合。应当理解，以下附图不必按比例绘制；相反，这些图旨在为说明性的。
[0032]图1是普通半导体器件10的截面图。半导体器件10包括衬底110、双深沟槽电容器120、层间介电(ILD)层130、接触元件140和金属线150。衬底110具有掺杂区112，并且深沟槽电容器120掩埋在掺杂区112内。深沟槽电容器120包括第一介电层122、底电极124、第二介电层126和顶电极128。ILD层130覆盖深沟槽电容器120并且具有多个接触窗口 130a、130b和130c。接触元件140设置在接触窗口 130a、130b和130c中以分别连接至掺杂区112、底电极124和顶电极128。金属线150形成在ILD层130上并且分别连接至接触元件140。
[0033]通常，在形成ILD层130之后，抛光并然后图案化ILD层130以通过光刻和蚀刻工艺形成接触窗口 130a、130b和130c。恰好位于顶电极128之上的ILD层130具有相对较低的厚度，从而使其可以被抛光掉，并且在顶电极128和金属线150之间发生短路。为了解决这个问题，可以增加ILD层130的总厚度,从而增大其在顶电极128上方的厚度。然而,存在蚀刻ILD层130以形成接触窗口 130a、130b和130c的最大深度限制。如果ILD层130的总厚度增加，则接触窗口 130a的深度可能超过蚀刻ILD层以成功地形成接触窗口 130a的深度限制。
[0034]参考图2，根据本发明的各个实施例示出了制造半导体器件的方法。在图3A至图31中对图2中方法的操作进行了解释，其中图3A至图31是根据本发明的一个实施例的半导体器件在各个制造阶段的截面图。应当理解，已经对图3A至图31进行了简化以更好地理解本发明的发明构思。
[0035]如图3A所示，在操作SI中，提供具有上表面310a的衬底310。衬底310可以是由诸如硅、锗、锗化硅、碳化硅和那些基本上由III至V族化合物半导体组成的半导体材料制成的晶圆。衬底310可以是非晶、多晶或单晶。
[0036]仍参考图3A，在操作S2中，将掺杂剂引入至衬底310内以形成位于衬底310的上表面310a下面的掺杂区312。在一个实施例中，掺杂区312是通过将N型掺杂剂注入至衬底310内而形成的N型掺杂区。例如，在衬底310中注入磷以形成掺杂区312。可选地，在离子注入工艺中可以使用诸如砷和锑的其他N型掺杂剂。
[0037]如图3B所示，在操作S3中，形成从掺杂区312的上表面312a延伸至掺杂区312内的沟槽314。沟槽314可以通过反应离子蚀刻(RIE)限定。
[0038]如图3C示，在操作S4中，在沟槽314的内表面314a和掺杂区312的上表面312a上共形地形成第一介电层322。可以由包括氧化娃或氮化娃的热生长材料制成第一介电层322。可以通过诸如等离子体增强CVD (PECVD)、低压CVD (LPCVD)或常压CVD (APCVD)的化学汽相沉积(CVD)来沉积第一介电层322。在一个实施例中，第一介电层322的厚度为约20埃至400埃。在一个实施例中，第一介电层322是氧化物/氮化物/氧化物(ONO)层。
[0039]如图3D所示，在操作S5中，去除第一介电层322的一部分以形成开口 322a，从而暴露掺杂区312的上表面312a的一部分。例如，在第一介电层322上形成图案化的掩模层(未示出)，并且然后去除第一介电层322的未被图案化的掩模层覆盖的部分以形成开口322a。在操作S5中，可以实施干蚀刻工艺以去除第一介电层322的该部分。
[0040]如图3E所示，在操作S6中，在第一介电层322上和开口 322a中共形地形成第一导电层324。可以由多晶硅或其他合适的材料并且通过诸如CVD或物理汽相沉积(PVD)的沉积工艺制造第一导电层324。在各个实施例中，第一导电层324的厚度为约1000至3000埃。
[0041]仍参考图3E，在操作S7中，在第一导电层324上共形地形成第二介电层326。第二介电层326的特定特征可以参考对第一介电层322的示例性描述。在一个实施例中，第二介电层326的厚度为约20埃至400埃。在一个实施例中，第二介电层326是氧化物/氮化物/氧化物(ONO)层。
[0042]仍参考图3E，在操作S8中，在第二介电层326上形成第二导电层328。第二导电层328的特定特征可以参考对第一导电层324的示例性描述。在各个实施例中，第二导电层328的厚度为约4000埃至6000埃。
[0043]如图3E至图3F所示，在操作S9中，对第二导电层328和位于其下面的第二介电层326进行图案化以限定位于沟槽314上方的顶电极328’，并且暴露第一导电层324的一部分。例如，在第二导电层328上形成图案化的掩模层(未示出)，并且然后去除第二导电层328未被图案化的掩模层覆盖的部分和第二介电层326的部分以限定顶电极328’。可以实施干蚀刻工艺以去除第二导电层328和第二介电层326的上述部分。
[0044]如图3F至图3G所示，在操作SlO中，图案化部分第一导电层324以限定位于顶电极328’下方的底电极324’和位于开口 322a上方的接触焊盘324”。底电极324’与接触焊盘324”相隔离。掺杂区312、第一介电层322、底电极324’、第二介电层326和顶电极328’组成沟槽电容器320。在操作SlO中，可选择性图案化第一介电层322。在示例性实施例中，操作SlO还包括图案化位于第一导电层324的该部分下方的第一介电层322。在另一实施例中，未图案化第一介电层322 (未不出)。
[0045]如图3H所示，在操作Sll中，形成覆盖图3G中示出的沟槽电容器320和接触焊盘324”的层间介电(ILD)层330。可以通过诸如PECVD、LPCVD或APCVD的沉积形成ILD层330。
[0046]在一个实施例中，该方法还包括在形成覆盖沟槽电容器320和接触焊盘32”的ILD层330 (即，操作Sll)之后，抛光ILD层330。在一个实施例中，对ILD层330实施化学机械抛光(CMP)工艺以形成ILD层330的平坦的上表面。
[0047]如图3H所示，在一个实施例中，该方法还包括在形成覆盖沟槽电容器320和接触焊盘324”的ILD层330( S卩，操作Sll)之后，图案化ILD层330的操作以形成分别暴露接触焊盘324”的一部分、底电极324’的一部分和顶电极328’的一部分的多个接触窗口 332、334和336。例如，在ILD层330上形成图案化的掩模层(未示出)，并且然后实施干蚀刻工艺以形成具有不同深度D1、D2和D3的接触窗口 332、334和336。
[0048]深度Dl、D2和D3受到干蚀刻工艺中蚀刻ILD层330的深度的限制。与图1的半导体器件10相比，由于存在接触焊盘324”，所以位于顶电极328’上方的ILD层330的厚度还可以变得更厚。换句话说，当在深度限制内的图3H中的深度Dl等于图1中的接触窗口130a的深度时，图3H中的最大厚度Tm大于图1中的ILD层130的总厚度。具体地，图3H中的最大厚度Tm比图1中的ILD层130的总厚度厚约接触焊盘324”的厚度。因此，位于顶电极328’上方的ILD层330的厚度也比图1中示出的更厚。因此，ILD层330在顶电极328 ’上方具有足够的厚度以防止其在抛光工艺期间被抛光掉。
[0049]如图31所示，在操作S12中，在ILD层330中形成多个接触元件342、344和346以分别接触接触焊盘324”、底电极324’和顶电极328’。在一个实施例中，由钨制成并且通过沉积形成接触元件342、344和346。ILD层330的最大厚度Tm大于每个接触元件342、344和346的长度L1、L2或L3。当然，如图H3所示，ILD层330的最大厚度Tm大于每个接触窗口 332、334和336的深度D1、D2或D3。在实施操作S12后，可以在ILD层330的上表面上形成多条金属线350以分别接触接触元件342、344和346。
[0050]图31是根据本发明的一个实施例的半导体器件30的截面图。半导体器件30包括衬底310、沟槽电容器320、接触焊盘324”、ILD层330和接触元件342、344和346。
[0051]衬底310的具体特征可以参考前文对衬底310的那些示例性描述。沟槽电容器320位于衬底310中并且包括掺杂区312、第一介电层322、底电极324’、第二介电层326和顶电极328’。
[0052]掺杂区312从衬底310的上表面延伸至衬底310内。掺杂区312可以是N型掺杂区或P型掺杂区。掺杂区312具有从掺杂区312的上表面延伸至掺杂区312内的沟槽314。在一个实施例中，沟槽314具有介于约10:1至约50:1范围内的高宽比。在示例性实施例中，沟槽314不延伸穿过整个掺杂区312。
[0053]第一介电层322设置在沟槽314的内表面上。底电极324’设置在第一介电层322上。第二介电层326设置在底电极324’上。顶电极328’设置在第二介电层326上。第一介电层322、底电极324’、第二介电层326和顶电极328’的具体特征可以参考前文对第一介电层322、底电极324’、第二介电层326和顶电极328’的那些示例性描述。
[0054]接触焊盘324”设置在掺杂区312的上表面312a的一部分上并且接触掺杂区312的上表面312a的一部分。接触焊盘324”和沟槽电容器320的底电极324”彼此间隔开。在一个实施例中，由相同的导电材料制成接触焊盘324”和沟槽电容器320的底电极324’。在一个实施例中，由诸如多晶硅层的相同的导电层制成接触焊盘324”和沟槽电容器320的底电极324’。因此，在图案化导电层之后，接触焊盘324”可以与底电极324’具有基本上相同的高度。具体地，通过对前文提及的导电层实施相同的光刻和蚀刻工艺形成接触焊盘324”和底电极324’。
[0055]ILD层330覆盖沟槽电容器320和接触焊盘324”。在一个实施例中，位于顶电极328’上的ILD层330大于约3000埃。在一个实施例中，位于顶电极328’上的ILD层330大于约3000埃且等于或小于约5000埃。在示例性实施例中，ILD层330接触位于接触焊盘324”和底电极324’之间的掺杂区312的上表面312a的另一部分。
[0056]接触元件342、344和346都位于ILD层330中并且分别接触接触焊盘324”、底电极324’和顶电极328’。在一个实施例中，接触元件342、344和346是钨接触插塞。如图3H所示，ILD层330具有多个接触窗口 332、334和336 (分别具有不同的深度D1、D2和D3)以暴露接触焊盘324”的一部分、底电极324’的一部分和顶电极328’的一部分。接触元件342、344和346分别设置在接触窗口 332、334和336中。由于接触焊盘324”的存在，图3H中的ILD层330的最大厚度Tm比图1中的ILD层130的总厚度厚约接触焊盘324”的厚度。此外，位于顶电极328’上方的ILD层330的厚度也比图1中示出的更厚。
[0057]在本实施例中，ILD层330的最大厚度Tm大于每个接触元件342、344和346的长度L1、L2或L3。因此，ILD层330的最大厚度Tm大于每个接触窗口 332、334和336的深度D1、D2或D3。在一个实施例中，ILD层330的最大厚度Tm等于或大于约10000埃，并且每个接触元件342,344和346的长度L1、L2或L3低于约10000埃。
[0058]在一些实施例中，接触元件342、344和346与掺杂区312直接物理接触，其原因在于接触元件342已经通过接触焊盘324”电连接至掺杂区312，因此在它们之间不需要其他导电元件。
[0059]在一个实施例中，该半导体器件30还包括位于ILD层330上并且分别接触接触元件342、344和346的多条金属线350。接触元件342、344和346分别用作金属线350与接触焊盘324”、底电极324’和顶电极328’之间的电连接件。
[0060]图4是根据本发明的另一实施例的半导体器件40的截面图。图31和图4示出的实施例之间的差异在于第一介电层322在掺杂区312的上表面312a上方延伸并且具有暴露掺杂区312的上表面312a的部分的开口 322a，以及接触焊盘324”设置在开口 322a上方。
[0061]以上论述的本发明的实施例具有相对于现有的结构和方法的优势。由于存在位于在掺杂区上的接触焊盘，因此增加了位于顶电极上方的ILD层的厚度，但是仍然满足对蚀亥Ij ILD层的接触窗口的最大深度限制的需求。然而，应当理解，其他实施例可以具有不同的优势，并且对于所有的实施例而言，并不需要特定的优势。
[0062]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于与本文中所介绍的实施例实施相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。
【权利要求】
1.一种制造半导体器件的方法，所述方法包括: 在衬底内引入掺杂剂以形成掺杂区； 形成从所述掺杂区的上表面延伸至所述掺杂区内的沟槽； 在所述沟槽的内表面和所述掺杂区的所述上表面上形成第一介电层； 去除所述第一介电层的一部分以形成暴露所述掺杂区的所述上表面的一部分的开Π ； 在所述第一介电层上和所述开口中形成第一导电层； 在所述第一导电层上形成第二介电层； 在所述第二介电层上形成第二导电层； 图案化所述第二导电层和位于所述第二导电层下面的所述第二介电层以限定顶电极并暴露所述第一导电层的一部分； 图案化所述第一导电层的所述部分以限定位于所述顶电极下面的底电极和位于所述开口上方的接触焊盘，其中，所述掺杂区、所述第一介电层、所述底电极、所述第二介电层和所述顶电极组成沟槽电容器； 形成覆盖所述沟槽电容器和所述接触焊盘的层间介电(ILD)层；以及 在所述ILD层中形成分别接触所述接触焊盘、所述底电极和所述顶电极的多个接触元件。
2.根据权利要求1所述的制造半导体器件的方法，还包括: 在形成覆盖所述沟槽电容器和所述接触焊盘的所述ILD层之后，抛光所述ILD层。
3.根据权利要求1所述的制造半导体器件的方法，还包括: 在形成覆盖所述沟槽电容器和所述接触焊盘的所述ILD层之后，图案化所述ILD层以形成分别暴露所述接触焊盘的一部分、所述底电极的一部分和所述顶电极的一部分的多个接触窗口。
4.根据权利要求3所述的制造半导体器件的方法，其中，所述ILD层具有大于每个所述接触窗口的深度的最大厚度。
5.根据权利要求1所述的制造半导体器件的方法，其中，所述ILD层具有大于每个所述接触元件的长度的最大厚度。
6.根据权利要求1所述的制造半导体器件的方法，其中，图案化所述第一导电层的所述部分还包括:图案化位于所述第一导电层的所述部分下面的所述第一介电层。
7.一种半导体器件，包括: 衬底； 沟槽电容器，位于所述衬底中，其中，所述沟槽电容器包括: 掺杂区，位于所述衬底中，其中，所述掺杂区具有从所述掺杂区的上表面延伸至所述掺杂区内的沟槽； 第一介电层，位于所述沟槽的内表面上； 底电极，位于所述第一介电层上； 第二介电层，位于所述底电极上；和 顶电极，位于所述第二介电层上； 接触焊盘，位于所述掺杂区的上表面的一部分上并且接触所述掺杂区的上表面的一部分； ILD层，覆盖所述沟槽电容器和所述接触焊盘；以及 多个接触元件，位于所述ILD层中并且分别接触所述接触焊盘、所述底电极和所述顶电极。
8.根据权利要求7所述的半导体器件，其中，所述接触焊盘和所述沟槽电容器的所述底电极由相同的导电材料制成。
9.根据权利要求7所述的半导体器件，其中，所述接触焊盘和所述沟槽电容器的所述底电极由相同的导电层制成。
10.一种半导体器件，包括: 衬底； 沟槽电容器，位于所述衬底中，其中，所述沟槽电容器包括: 掺杂区，位于所述衬底中，其中，所述掺杂区具有从所述掺杂区的上表面延伸至所述掺杂区内的沟槽； 第一介电层，位于所述沟槽的内表面上； 底电极，位于所述第一介电层上； 第二介电层，位于所述底电极上；和 顶电极，位于所述第二介电层上； 接触焊盘，位于所述掺杂区的上表面的一部分的上方并且接触所述掺杂区的上表面的一部分，其中，所述接触焊盘与所述底电极具有基本上相同的高度； ILD层，覆盖所述沟槽电容器和所述接触焊盘；以及 多个接触元件，位于所述ILD层中并且分别接触所述接触焊盘、所述底电极和所述顶电极。
【文档编号】H01L21/8242GK104465521SQ201410333665
【公开日】2015年3月25日 申请日期:2014年7月14日 优先权日:2013年9月16日
【发明者】周仲彦, 林伯耕, 蔡嘉雄, 陈晓萌 申请人:台湾积体电路制造股份有限公司