半导体装置制造方法
【专利摘要】得到一种能够降低制造成本，能够使动作稳定化的半导体装置。在填埋氧化膜(2)上设有活性硅层(3)。活性硅层具有低压区域(4)、高压区域(5)及连接区域(6)。沟槽隔离部(7)将低压区域、高压区域及连接区域彼此绝缘隔离。在低压区域设有低电位信号处理电路(8)，在高压区域设有高电位信号处理电路(9)。电容(15、17)设置在连接区域上，将交流信号从低电位信号处理电路传送至高电位信号处理电路。电容具有与低电位信号处理电路连接的低电位电极(15a、17a)和与高电位信号处理电路连接的高电位电极(15b、17b)。低电位电极和高电位电极分别具有层叠的多个配线层，两者的配线层彼此的侧壁相对而进行电容耦合。
【专利说明】半导体装置
【技术领域】
[0001]本发明涉及一种半导体装置，该半导体装置对被施加数百伏特高电压的电力用半导体元件进行控制。
【背景技术】
[0002]作为对被施加数百伏特高电压的电力用半导体元件进行控制的半导体装置的一种，其具有低电位信号处理电路和高电位信号处理电路，通过将两者经由电容进行连接，利用交流电场实现产生高电位差的电路之间的信号传送。在现有的这种半导体装置中，低电位信号处理电路和高电位信号处理电路分别形成在低压侧和高压侧各自的芯片处。电容由在高压侧芯片上形成的层间绝缘膜和位于该层间绝缘膜上下方的电极构成。低电位信号处理电路与电容通过导线进行连接(例如，参照专利文献1)。
[0003]专利文献1:美国专利第6873065号说明书
[0004]通常，作为层间绝缘膜而通过CVD方法等在低温下形成硅氧化膜，因此与场氧化膜等热氧化膜相比，相同膜厚情况下的绝缘耐量较弱。因此，需要在芯片上形成可以承受低压侧与高压侧的电位差的厚层间绝缘膜。例如，为了得到与光耦合器相同的4.0kVrms的绝缘耐压，需要使层间绝缘膜的膜厚大于或等于15 μ m。如果层间绝缘膜变厚则电容降低，因此为了获得所希望的电容，必须增大电极的面积，芯片的面积会增大。另外，必须准备与所要求的耐压性对应地变更层间绝缘膜膜厚的工艺。此外，在低压侧和高压侧需要2个芯片。因此，存在制造成本较高的问题。
[0005]另一方面，进行低压侧芯片与高压侧芯片之间的信号传送的导线长度随着芯片的间隔变长。在通常的装配技术中芯片的间隔需要为大于或等于1_。因此，导线的长度需要大于或等于该长度，通常为2_?5_。这与在1C芯片内部形成配线相比长出大于或等于1个数量级，因此，在导线之间产生的配线间电容、寄生电感变大，容易引起串扰、噪声的产生，容易进行错误动作。另外，导线受到来自外部的电磁噪声干扰，容易产生错误信号，使得动作不稳定。
【发明内容】
[0006]本发明就是为了解决上述课题而提出的，其目的在于得到一种能够降低制造成本，能够使动作稳定化的半导体装置。
[0007]本发明所涉及的半导体装置，其特征在于，具有:衬底，其具有绝缘层；半导体层，其设置在所述绝缘层上，具有低压区域、高压区域以及连接区域；第1沟槽隔离部，其将所述低压区域、所述高压区域以及所述连接区域彼此绝缘隔离；低电位信号处理电路，其设置在所述低压区域，处理输入的第1信号并输出第2交流信号；高电位信号处理电路，其设置在所述高压区域，在比所述低电位信号处理电路高的电位下进行动作，处理所述第2交流信号并输出第3信号；以及电容，其设置在所述连接区域上，将所述第2交流信号从所述低电位信号处理电路传送至所述高电位信号处理电路，所述电容具有与所述低电位信号处理电路连接的低电位电极和与所述高电位信号处理电路连接的高电位电极，所述低电位电极具有层叠的多个第1配线层，所述高电位电极具有层叠的多个第2配线层，所述多个第1配线层与所述多个第2配线层彼此的侧壁相对而进行电容耦合。
[0008]发明的效果
[0009]通过本发明，能够降低制造成本，能够将动作稳定化。
【专利附图】
【附图说明】
[0010]图1是表示本发明的实施方式1所涉及的半导体装置的俯视图。
[0011]图2是沿图1的ι-ll线的剖视图。
[0012]图3是表示本发明的实施方式1所涉及的电容的俯视图。
[0013]图4是沿图3的1-1I线的剖视图。
[0014]图5是表示本发明的实施方式2所涉及的半导体装置的俯视图。
[0015]图6是表示本发明的实施方式3所涉及的半导体装置的俯视图。
[0016]图7是表示一重沟槽隔离部(a)和4重沟槽隔离部(b)的各自构造，以及各自构造中电压分布和电场强度分布的图。
[0017]图8是表示本发明的实施方式4所涉及的半导体装置的俯视图。
[0018]图9是表示本发明的实施方式5所涉及的电容的俯视图。
[0019]图10是表示本发明的实施方式6所涉及的电容的剖视图。
[0020]图11是表示本发明的实施方式7所涉及的电容的俯视图。
[0021]图12是放大图11虚线所包围部分的俯视图。
[0022]图13是表示本发明的实施方式8所涉及的电容的俯视图。
[0023]图14是沿图13的1-1I线的剖面图。
[0024]图15是表示本发明的实施方式9所涉及的电容的俯视图。
[0025]图16是表示本发明的实施方式10所涉及的半导体装置的俯视图。
[0026]图17是放大图16的装置外周部的俯视图。
[0027]图18是沿图17的1-1I线的剖面图。
[0028]图19是沿图17的II1-1V线的剖面图。
[0029]图20是沿图17的V-VI线的剖面图。
[0030]图21是沿图17的VI1-VIII线的剖面图。
[0031]图22是表示对比例所涉及的半导体装置的俯视图。
[0032]图23是将本发明的实施方式11所涉及的半导体装置的外周部放大的俯视图。
[0033]图24是沿图23的1-1I线的剖视图。
[0034]图25是沿图23的II1-1V线的剖视图。
[0035]图26是沿图23的V-VI线的剖视图。
[0036]图27是表示本发明的实施方式12所涉及的半导体装置的剖视图。
[0037]图28是表示本发明的实施方式13所涉及的电容的剖视图。
[0038]标号的说明
[0039]1支撑衬底，2填埋氧化膜(绝缘层)，3活性硅层(半导体层)，4低压区域，5高压区域，6连接区域，7沟槽隔离部(第1沟槽隔离部)，8低电位信号处理电路，9高电位信号处理电路，14表面保护膜，15电容(第1电容)，15a低电位电极(第1低电位电极)，15b高电位电极(第1高电位电极)，17电容(第2电容)，17a低电位电极(第2低电位电极)，17b高电位电极(第2高电位电极)，20a?20e配线层(第1配线层)，21a?21d导体部(第1导体部)，22a?22e配线层(第2配线层)，23a?23d导体部(第2导体部)，25沟槽隔离部(第2沟槽隔离部)，26屏蔽电极，27角部，28切口，29沟槽隔离部(第3沟槽隔离部)，30沟槽隔离部(第4沟槽隔离部)，31电极构造，32沟槽隔离部(第5沟槽隔离部)，33表面保护膜(第1表面保护膜)，34表面保护膜(第2表面保护膜)
【具体实施方式】
[0040]参照附图，对本发明的实施方式所涉及的半导体装置进行说明。有时对相同或相对应的构成要素标注相同的标号而省略重复的说明。
[0041]实施方式1
[0042]图1是表示本发明的实施方式1所涉及的半导体装置的俯视图。图2是沿图1的1-1I线的剖视图。例如，在由单晶硅构成的支撑衬底1的上表面侧设置有填埋氧化膜2，在填埋氧化膜2上设置有活性硅层3。由该些支撑衬底1、填埋氧化膜2以及活性硅层3构成SOI (Silicon On Insulator)衬底。
[0043]活性硅层3具有低压区域4、高压区域5以及连接区域6。连接区域6配置在低压区域4与高压区域5之间。沟槽隔离部7将低压区域4、高压区域5以及连接区域6彼此电气绝缘隔离。
[0044]低电位信号处理电路8设置在低压区域4中，例如处理从外部输入的第1信号而输出第2交流信号。高电位信号处理电路9设置在高压区域5中，在比低电位信号处理电路8高的电位下进行动作，处理第2交流信号而输出为了驱动外部的电力用半导体元件(例如IGBT或功率M0SFET等)的第3信号。
[0045]低电位信号处理电路8的焊盘10与导线11进行接合，与外部电路进行电气连接。高电位信号处理电路9的焊盘12与导线13进行接合，与外部的电力用半导体元件进行电气连接。表面保护膜14覆盖芯片的表面，在焊盘10、12的部分形成有开口。
[0046]电容(电容器)15、17设置在连接区域6上，将第2交流信号从低电位信号处理电路8传送到高电位信号处理电路9。电容15是低电位电极15a与高电位电极15b相对而形成的电极对，其中，低电位电极15a经由配线16a与低电位信号处理电路8连接，高电位电极15b经由配线16b与高电位信号处理电路9连接。电容17是低电位电极17a与高电位电极17b相对而形成的电极对，其中，低电位电极17a经由配线18a与低电位信号处理电路8连接，高电位电极17b经由配线18b与高电位信号处理电路9连接。为了获得高绝缘耐量，低电位电极15a、17a与高电位电极15b、17b以一定间隔分离，能够通过电容稱合而进行电气耦合并进行信号的传送。
[0047]图3是表示本发明的实施方式1所涉及的电容的俯视图。低电位电极15a、17a相互地分离，高电位电极15b、17b也相互地分离。低电位电极15a、17a与高电位电极15b、17b在俯视时分别为具有多个齿的梳状。高电位电极15b、17b的齿数量比低电位电极15a、17a的齿数量多1个。低电位电极15a、17a的齿在俯视时，在不面对低电位信号处理电路8的3个方向上被高电位电极15b、17b包围(3边相对)。
[0048]图4是沿图3的1-1I线的剖视图。这里对低电位电极15a和高电位电极15b的构造进行说明，低电位电极17a和高电位电极17b也为同样的构造。
[0049]低电位电极15a是具有配线层20a?20e和导体部21a?21d的多层配线构造，其中，配线层20a?20e是在活性硅层3上隔着氧化膜19而层叠的第1层到第5层配线层，导体部21a?21d将配线层20a?20e相互连接。高电位电极15b是具有配线层22a?22e和导体部23a?23d的多层配线构造，其中，配线层22a?22e是在活性硅层3上隔着氧化膜19而层叠的第1层到第5层配线层，导体部23a?23d将配线层22a?22e相互连接。在配线层20a?20d之间和配线层22a?22d之间分别形成有层间绝缘膜24a?24d。多个配线层22a?22e (以及导体部21a?21d)与多个配线层22a?22e (以及导体部23a?23d)彼此的侧壁相对而进行电容耦合。
[0050]如果将从第1层的配线层20a、23a的底部至第5层的配线层20e、23e的顶部为止的高度作为h，低电位电极15a与高电位电极15b的间隔作为d，低电位电极15a与高电位电极15b相对的总沿面距离作为L，层间绝缘膜24a?24d的介电常数作为ε，则通过以下公式(1)表不低电位电极15a与高电位电极15b之间产生的静电电容C。
[0051]C = ε.h.L/d ⑴
[0052]在低压侧与高压侧之间进行信号传送所需的电容值C，能够通过h、L、d的值进行设定。电极间隔d由电极之间要求的绝缘耐压(与在低压侧与高压侧之间产生的电位差相对的绝缘耐压的设计值)决定。
[0053]在本实施方式中，能够通过电极间隔d对低电位电极15a、17b和高电位电极15b、17b之间的耐压进行调节。因此，无需对应于所要求的耐压性而变更层间绝缘膜的膜厚，因此，能够利用相同的制造工艺而得到所希望的电容。另外，动作电位不同的低电位信号处理电路8和高电位信号处理电路9被沟槽隔离部7和氧化膜19电气地隔离，因此能够在同一芯片上形成。因此，与现有的由2个芯片构成的情况相比，能够降低制造成本。
[0054]另外，不需要如现有技术那样通过导线连接低压侧与高压侧，因此配线间电容、寄生电感变得非常小，能够防止由串扰、噪声导致的错误动作，使动作稳定化。
[0055]另外，低电位电极15a的3个方向被高电位电极15b所包围，因此能够防止与高电位电极17b的电容耦合。其结果，能够防止由串扰导致的错误动作。同样，低电位电极17a在俯视时，在不面对低电位信号处理电路8的3个方向上被高电位电极17b所包围，因此能够防止与高电位电极15b的电容耦合。
[0056]此外，优选配线层20a?20e的宽度与导体部21a?21d的宽度相等，配线层22a?22e的宽度与导体部23a?23d的宽度相等。由此，能够使低电位电极15a、17a和高电位电极15b、17b的侧壁的凹凸趋于平坦。如果在低电位电极15a、17a和高电位电极15b、17b的侧壁上具有凸部，则电场集中在该凸部，通过使侧壁的凹凸趋于平坦能够缓解电场的集中。
[0057]实施方式2
[0058]图5是表示本发明的实施方式2所涉及的半导体装置的俯视图。沟槽隔离部7完全地包围低压区域4、高压区域5以及连接区域6各自的周围。由此，各区域的绝缘变强。特别是，在实际制造中，即使在发生一部分的沟槽隔离部7没有形成的情况下，也能够保持绝缘性，因此能够防止成品率的降低，能够降低制造成本。
[0059]实施方式3
[0060]图6是表示本发明的实施方式3所涉及的半导体装置的俯视图。在俯视时，沟槽隔离部7具有多重化的多个沟槽隔离部(在本实施方式中为3重)。
[0061]图7是表示一重沟槽隔离部(a)和4重沟槽隔离部(b)的各自构造，以及在各自构造中的电压分布和电场强度分布的图。两者都是对600V的电位差进行隔离。在一重的沟槽隔离部中，存在局部地产生较大电场而在表面放电并破坏绝缘的可能性。在多个沟槽隔离部中，电压进行阶段性地降低，因此不会局部地产生较大的电场，能够防止表面放电等不良状况的发生。
[0062]实施方式4
[0063]图8是表示本发明的实施方式4所涉及的半导体装置的俯视图。在实施方式3中，在沟槽隔离部7之间存在的活性硅层3具有相同的电位，因此在各区域的整个周向使得沟槽隔离部之间发生电容耦合。因此，在对于各自产生急剧电位差的情况下，会产生由沟槽隔离部的电容耦合导致的位移电流等噪声。由此，在本实施方式中，沟槽隔离部25将在沟槽隔离部7的相邻沟槽隔离部之间配置的活性硅层3绝缘分割为多个区域。由此，不会在各区域的整个周向使得沟槽隔离部之间发生电容耦合，因此能够使位移电流降低。
[0064]实施方式5
[0065]图9是表示本发明的实施方式5所涉及的电容的俯视图。在电容15与电容17之间，配置有与固定电位连接的屏蔽电极26。该屏蔽电极26采用与低电位电极15a等相同的构造(剖面)，屏蔽由电容15和电容17各自产生的信号电场，因此能够防止由彼此的信号电场干扰导致的错误动作。通过将屏蔽电极26设置为与低电位电极15a或低电位电极17a相同电位侧的虚拟接地电位，会使电位稳定，因此优选。
[0066]实施方式6
[0067]图10是表示本发明的实施方式6所涉及的电容的剖视图。在本实施方式中，导体部21a?2Id、23a?23d分别分割为多个而在横向上并列配置。但是，多个导体部21a?21d至少配置在配线层20a?20e的宽度方向的两个端部，多个导体部23a?23d至少配置在配线层22a?22e的宽度方向的两个端部。
[0068]通常，导体部21a?21d、23a?23d是通过在形成于各层间绝缘膜24a?24d上的小于或等于0.5μπι的通路孔(线状)中填埋钨而形成的钨插塞。通常，在形成钨插塞的情况下，宽度最大也仅是达到0.5 μ m的程度，因此如果配线层20a?20e、22a?22e的宽度与导体部21a?21d、23a?23d的宽度相等，则配线层20a?20e、22a?22e的宽度也被限定为小于或等于Ι.Ομπι。在这种情况下，如果进行使低电位电极15a、17a与高电位电极15b、17b的相对长度(总沿面距离)L变大而增大电容C的布局设计，则各配线必然变长，因此电阻值R变大。电容15、17的等效电路不是简单的电容值C，而是构成了电容值C与电阻值R的分布常数电路，因此如果电阻值变大，则会降低通过电容耦合传送的信号的增益。
[0069]因此，在本实施方式中，导体部21a?21d、23a?23d分别具有配置在包含配线层20a?20e、22a?22e的宽度方向两个端部的多个区域中的多个插塞。由此，能够抑制电阻值的增加，并能够不被导体部21a?21d、23a?23d的宽度所限制而对配线层20a?20e、22a?22e的宽度进行设定。因此，能够扩大配线层20a?20e、22a?22e的宽度，因此能够降低电容15、17的寄生电阻。
[0070]实施方式7
[0071]图11是表示本发明的实施方式7所涉及的电容的俯视图。图12是放大图11虚线所包围部分的俯视图，表示采用实施方式6(图10)的结构的情况下的例子。高电位电极15b具有角部27，低电位电极15a具有与角部27相对的切口 28。角部27与切口 28在俯视时以同心圆状倒圆。由此，能够抑制角部27处的电场集中而防止绝缘耐量的降低。另外，能够使电极间距离d恒定，因此能够增大电容值。
[0072]实施方式8
[0073]图13是表示本发明的实施方式8所涉及的电容的俯视图。图14是沿图13的1-1I线的剖面图。沟槽隔离部29在低电位电极15a、17a与高电位电极15b、17b之间设置于活性娃层3中，对低电位电极15a、17a下方的活性娃层3与高电位电极15b、17b下方的活性硅层3进行绝缘隔离。
[0074]在不存在沟槽隔离部29的情况下，活性硅层3构成为，低电位电极15a、17a下方的活性硅层3和高电位电极15b、17b下方的活性硅层3连接，因此低电位电极15a、17a与高电位电极15b、17b仅通过活性硅层3上方的氧化膜19进行绝缘。在本实施方式中，沟槽隔离部29也有利于绝缘，因此能够提高电容15、17的绝缘耐量。
[0075]实施方式9
[0076]图15是表示本发明的实施方式9所涉及的电容的俯视图。沟槽隔离部30在电容15与电容17之间设置于活性娃层3中，对电容15下方的活性娃层3与电容17下方的活性硅层3进行绝缘隔离。因此，能够减弱电容15与电容17之间经由活性硅层3产生的电容耦合，因此能够防止由串扰导致的错误动作。此外，在图15中表示了沟槽隔离部29、30分别采用二重构造的情况。
[0077]实施方式10
[0078]图16是表示本发明的实施方式10所涉及的半导体装置的俯视图。图17是放大图16的装置外周部的俯视图。沿支撑衬底1的外周(切割线；dicing line)以包围低压区域4、高压区域5以及连接区域6的方式离散地配置有多个电极构造31。沟槽隔离部32将多个电极构造31彼此绝缘隔离。在多个电极构造31的内侧配置有沟槽隔离部7。
[0079]图18是沿图17的1-1I线的剖面图。图19是沿图17的III_IV线的剖面图。图20是沿图17的V-VI线的剖面图。图21是沿图17的VI1-VIII线的剖面图。电极构造31是具有配线层33a?33d和将这些配线层相互连接的导体部34a?34d的多层配线构造。此外，构成电极构造31的最下部导体部34a贯穿氧化膜19而与活性硅层3连接。
[0080]表面保护膜14覆盖芯片的表面，但是电极构造31的最上层即配线层33d的位于支撑衬底1外周侧(即切割线侧)的那一半露出。电极构造31防止切割时在活性硅层3产生的裂痕、破裂侵入到支撑衬底1内部而对器件造成机械性损伤。
[0081]通过与对比例进行比较，对本实施方式的效果进行说明。图22是表示对比例所涉及的半导体装置的俯视图。在对比例中，连续的电极构造35包围支撑衬底1的外周。因此，与电极构造35相接的支撑衬底1的外周部中的活性硅层3具有相同的电位，有可能成为低压区域4与高压区域5电气导通的电流泄漏路径。因此，在本实施方式中，沟槽隔离部32将多个电极构造31彼此绝缘隔离。由此，能够防止支撑衬底1的外周部的活性硅层3形成电流泄漏路径。
[0082]实施方式11
[0083]图23是将本发明的实施方式11所涉及的半导体装置的外周部放大的俯视图。图24是沿图23的1-1I线的剖视图。图25是沿图23的II1-1V线的剖视图。图26是沿图23的V-VI线的剖视图。
[0084]通过沟槽隔离部32分割开的活性硅层3和电极构造31在中途弯折。因此，相邻的电极构造31的一部分沿支撑衬底1的外周而重叠。由此，能够防止切割时的裂痕、破裂从相邻的电极构造31之间侵入到芯片内部。
[0085]实施方式12
[0086]图27是表示本发明的实施方式12所涉及的半导体装置的剖视图。在本实施方式中，在表面保护膜14的基础上设置有表面保护膜33、34。表面保护膜33仅覆盖连接区域6。表面保护膜34覆盖低压区域4、高压区域5以及连接区域6。
[0087]这里，低电位电极15a、17a和高电位电极15b、17b以满足为了得到所希望的电容值而要求的绝缘耐压的最小间隔配置。例如，如果耐压等级为600V级则间隔为10 μ m程度，如果耐压等级为1200V级则间隔为20μπι程度。如果在这样靠近配置的电极之间施加较高的电位差，则有时会在电极之间在表面保护膜的表面产生放电。为了防止该情况，在芯片的表面涂敷聚酰亚胺等树脂类涂层材料，但是由于与粘性的关系，树脂类涂层材料的厚度极限为10 μ m程度。另外，需要在焊盘10、12的区域进行开口，因此难以将树脂类涂层材料较厚地涂敷。
[0088]因此，在本实施方式中，首先涂敷由聚酰亚胺等有机膜构成的表面保护膜33并进行图案化，仅在连接区域6上残留表面保护膜33。然后，涂敷由聚酰亚胺等有机膜构成的表面保护膜34并进行图案化，形成焊盘10、12的开口。由此，能够仅在连接区域6上形成较厚的表面保护膜，因此能够防止电极之间的表面放电。
[0089]实施方式13
[0090]图28是表示本发明的实施方式13所涉及的电容的剖视图。本实施方式是没有实施方式1(图4)中的低电位电极15a的最上层的配线层20e和导体部21d的构造。因此，配线层20a?20d与配线层22a?22e相比少了大于或等于1层，最上层比较低。由此，能够使覆盖低电位电极15a表面的保护膜有效地变厚，能够防止表面放电。
【权利要求】
1.一种半导体装置，其特征在于，具有: 衬底，其具有绝缘层； 半导体层，其设置在所述绝缘层上，具有低压区域、高压区域以及连接区域； 第1沟槽隔离部，其将所述低压区域、所述高压区域以及所述连接区域彼此绝缘隔离； 低电位信号处理电路，其设置在所述低压区域，处理输入的第1信号并输出第2交流信号； 高电位信号处理电路，其设置在所述高压区域，在比所述低电位信号处理电路高的电位下进行动作，处理所述第2交流信号并输出第3信号；以及 电容，其设置在所述连接区域上，将所述第2交流信号从所述低电位信号处理电路传送至所述高电位信号处理电路， 所述电容具有与所述低电位信号处理电路连接的低电位电极和与所述高电位信号处理电路连接的高电位电极， 所述低电位电极具有层叠的多个第1配线层， 所述高电位电极具有层叠的多个第2配线层， 所述多个第1配线层与所述多个第2配线层彼此的侧壁相对而进行电容耦合。
2.根据权利要求1所述的半导体装置，其特征在于， 所述第1沟槽隔离部完全地包围所述低压区域、所述高压区域以及所述连接区域各自的周围。
3.根据权利要求1或2所述的半导体装置，其特征在于， 在俯视时，所述第1沟槽隔离部具有多重化的多个沟槽隔离部。
4.根据权利要求3所述的半导体装置，其特征在于， 还具有第2沟槽隔离部，该第2沟槽隔离部将在相邻的所述沟槽隔离部之间配置的所述半导体层绝缘分割为多个区域。
5.根据权利要求1或2所述的半导体装置，其特征在于， 所述低电位电极和所述高电位电极在俯视时分别为具有多个齿的梳状， 所述低电位电极和所述高电位电极中一方的电极的齿在俯视时在3个方向上被另一方的电极包围。
6.根据权利要求1或2所述的半导体装置，其特征在于， 所述低电位电极具有相互分离的第1以及第2低电位电极， 所述高电位电极具有相互分离的第1以及第2高电位电极， 所述第1低电位电极与所述第1高电位电极构成第1电容， 所述第2低电位电极与所述第2高电位电极构成第2电容， 在所述第1电容与所述第2电容之间配置有与固定电位连接的屏蔽电极。
7.根据权利要求1或2所述的半导体装置，其特征在于， 所述低电位电极具有将相邻的所述第1配线层相互连接的第1导体部， 所述高电位电极具有将相邻的所述第2配线层相互连接的第2导体部， 所述第1配线层的宽度与所述第1导体部的宽度相等， 所述第2配线层的宽度与所述第2导体部的宽度相等。
8.根据权利要求1或2所述的半导体装置，其特征在于， 所述低电位电极具有多个第1导体部，所述多个第1导体部将相邻的所述第1配线层相互连接，分离地配置在所述第1配线层的宽度方向的两个端部， 所述高电位电极具有多个第2导体部，所述多个第2导体部将相邻的所述第2配线层相互连接，分离地配置在所述第2配线层的宽度方向的两个端部。
9.根据权利要求1或2所述的半导体装置，其特征在于， 所述低电位电极和所述高电位电极中一方的电极具有角部，另一方的电极具有与所述角部相对的切口， 所述角部与所述切口在俯视时以同心圆状倒圆。
10.根据权利要求1或2所述的半导体装置，其特征在于， 还具有第3沟槽隔离部，该第3沟槽隔离部对所述低电位电极下方的所述半导体层与所述高电位电极下方的所述半导体层进行绝缘隔离。
11.根据权利要求1或2所述的半导体装置，其特征在于， 所述低电位电极具有相互分离的第1以及第2低电位电极， 所述高电位电极具有相互分离的第1以及第2高电位电极， 所述第1低电位电极与所述第1高电位电极构成第1电容， 所述第2低电位电极与所述第2高电位电极构成第2电容， 所述半导体装置还具有第4沟槽隔离部，该第4沟槽隔离部对所述第1电容下方的所述半导体层与所述第2电容下方的所述半导体层进行绝缘隔离。
12.根据权利要求1或2所述的半导体装置，其特征在于，还具有: 多个电极构造，其以包围所述低压区域、所述高压区域以及所述连接区域的方式沿所述衬底的外周离散地配置；以及 第5沟槽隔离部，其将所述多个电极构造彼此绝缘隔离。
13.根据权利要求12所述的半导体装置，其特征在于， 相邻的所述电极构造的一部分沿所述衬底的外周而重叠。
14.根据权利要求1或2所述的半导体装置，其特征在于，还具有: 第1表面保护膜，其仅覆盖所述连接区域；以及 第2表面保护膜，其覆盖所述低压区域、所述高压区域以及所述连接区域。
15.根据权利要求1或2所述的半导体装置，其特征在于， 还具有覆盖所述多个第1配线层和所述多个第2配线层的表面保护膜， 所述多个第1配线层和所述多个第2配线层中的一方比另一方少大于或等于1层，最上层较低。
【文档编号】H01L23/538GK104425454SQ201410363851
【公开日】2015年3月18日 申请日期:2014年7月28日 优先权日:2013年8月29日
【发明者】清水和宏 申请人:三菱电机株式会社