一种具有凸面栅极结构的B4-Flash的制作方法
【专利摘要】本发明涉及非易失性存储器，具体涉及一种具有凸面栅极结构的B4-Flash，栅极结构自下而上依次为隧穿氧化层、电荷存储层、阻挡介质层和导电层；其中，隧穿氧化层为顶面两侧向中部隆起的凸面型结构；同时，所述电荷存储层为顶面两侧向中部隆起且底面自两侧向中部凹陷的拱桥型结构并完整覆盖于所述隧穿氧化层的上表面。本发明通过在B4-Flash中采用凸面栅极结构，可以使电荷存储层到衬底的隧穿大于从门极注入电荷存储层的隧穿，从而可以抑制甚至消除擦除饱和的出现，提高擦除速度。
【专利说明】—种具有凸面栅极结构的B4-Flash
【技术领域】
[0001]本发明涉及非易失性存储器，具体涉及一种具有凸面栅极结构的M-Flash。
【背景技术】
[0002]闪存是非易失存储器件的一种，传统的闪存利用浮栅极来存储数据，而浮栅一般使用多晶娃(poly)材料制作。
[0003]对于N0R闪存记忆单元，最重要的限制其尺寸继续缩减的是栅长的缩短。这主要是由于沟道热电子(channel Hot Electrons,简称CHE)注入编译方式要求漏端有一定的电压，而这个电压对源漏端的穿透有很大的影响，对于短沟道器件沟道热电子方式不适用。另外一个问题是与NAND和AND数据存储器件相比，这限制了 N0R闪存的编译率。根据文献“G.Servalli, et al.，IEDM Tech.Dig.，35_1, 2005”预测，传统闪存结构的栅长缩小的物理极限是130nm。
[0004]根据Shuo Ji Shukuri 等人发表的文章 “A 60nm NOR Flash Memory CellTechnology Utilizing Back Bias Assisted Band-to-Band Tunneling Induced HotElectron Inject1n”提到了 B4 (Back Bias Assisted Band-to-Band) -Flash Memory 的器件尺寸缩小的原理。
[0005]如图1所示，典型的浮栅B4-Flash结构由衬底10,隧穿氧化层(tunnel oxide) 11,电荷存储层(浮栅，floating gate, FG)12,阻挡介质层13和导电层(控制栅，controlgate, CG,或称门极)14组成。在衬底内包括源极(source)和漏极(drain)。该结构储存信息的原理是:当编译时，在导电层14之上施加一较大的电压，并将源漏极和衬底接地，由于隧穿效应使衬底10中的电子隧穿过隧穿氧化层11，存储在电荷存储层12中。当擦除时，施加一负电压至导电层14，并将源漏极和衬底10接地，电荷存储层12的电子反向隧穿回衬底10。为使编译和擦除的速度提高，需要较薄的隧穿氧化层，然而如此薄的厚度会使电荷的保持能力和编译/擦除过程中的耐久性降低。但擦除的速度与电场强度成正比，电场越大，擦除速度越快。在该结构进行擦除过程中有两个隧穿过程:一是电子从电荷存储层12中隧穿到衬底10 ;二是电子从栅极经过阻挡介质层13进入电荷存储层12中。
[0006]继续参照图1所示，在传统的浮栅B4-Flash结构中，由于各层(隧穿氧化层11、电荷存储层12、阻挡介质层13、导电层14)上下表面均为水平面且平行排列，因此编译和擦除时的电力线是通过各层平行分布的，在擦除开始时电荷存储层12中电子的数量多，隧穿氧化层11的电场远大于阻挡介质层13的电场；但是随着擦除的进行，电荷存储层12的中捕获的电子逐渐减少，因此隧穿氧化层11中的电场不断减少而阻挡介质层13中的电场不断增加，直到完全擦除时两处电场强度相等。因此，电荷存储层12中电子隧穿到衬底10的隧穿速度会随隧穿氧化层11电场的减弱而减弱，而经导电层14隧穿到电荷存储层12中的隧穿会逐渐增强。当两个隧穿的速度相等时，电荷存储层12中的电子失去和注入达到动态的平衡，进入擦除饱和的状态，使擦除不能继续进行，擦除速度降低。
[0007]现有技术存在的问题:因为现有的浮栅B4_Flash技术仍然采用平面的栅结构，存在擦除饱和的问题。
[0008]专利(CN 102376770A)公开了一种浮栅器件及其方法，该浮栅器件包括:衬底，具有沟道区；浮栅电介质材料，在沟道区上方；浮栅，在浮栅电介质材料上，并且包括:多晶硅材料，以及杂质，在多晶硅材料中，并且被配置为与多晶硅材料相互作用以抵制实质上热感生的多晶硅材料晶粒尺寸变化；控制栅电介质，在浮栅上；以及控制栅，在控制栅电介质上。
[0009]该专利借助多晶硅栅材料中掺杂的杂质来与多晶硅材料产生相互作用以在热处理期间抵制多晶硅材料的晶粒尺寸的变化，并且相对于阈值电压而设置浮栅器件电荷存储特性。但是由于该结构与传统的Flash结构相同，其包括的浮栅电介质材料与浮栅的上下表面均为一水平面，因此在编程过程中，其电力线的分布与图1所示完全相同，因此仍然存在有擦除饱和的问题。
【发明内容】
[0010]本发明根据现有技术中的M-Flash存在的缺陷，提供了一种具有凸面型栅极结构的M-Flash，其中，所述栅极结构设置于一有源区衬底之上，位于所述栅极结构底部两侧的有源区衬底中形成有源极掺杂区和漏极掺杂区，所述源极掺杂区和漏极掺杂区之间形成一沟道；
[0011]所述栅极结构自下而上依次为隧穿氧化层、电荷存储层、阻挡介质层和导电层；
[0012]其中，所述隧穿氧化层为顶面两侧向中部隆起的凸面型结构，且该隧穿氧化层的顶面为一平滑的凸状弧面；
[0013]所述电荷存储层为顶面两侧向中部隆起且底面两侧向中部凹陷的拱桥型结构，所述电荷存储层的顶面和底面均为一平滑的弧面以完整覆盖于所述隧穿氧化层的上表面；
[0014]所述存储介质层选用N型或P型掺杂的多晶硅或纳米晶。
[0015]上述的M-Flash，其中，所述阻挡介质层和导电层均与所述电荷存储层的形状相同且厚度不同。
[0016]上述的B4-Flash，其中，所述衬底为硅衬底。
[0017]上述的B4_Flash，其中，所述隧穿氧化层为氧化硅。
[0018]上述的B4_Flash，其中，所述导电层为多晶硅。
[0019]上述的B4_Flash，其中，所述沟道为P型沟道。
[0020]上述的B4_Flash，其中，所述衬底与所述隧穿氧化层底部的接触面为两侧向中部隆起的凸状弧面。
[0021 ] 上述的B4_Flash，其中，所述阻挡介质层为二氧化硅层或二氧化硅_氮化硅-二氧化硅(0N0)层。
[0022]上述的B4_Flash，其中，所述电荷存储层厚度为50_100nm，所述导电层厚度为150_200nm。
[0023]上述的B4_Flash，其中，当所述阻挡介质层为二氧化硅时，所述阻挡介质层厚度为5_15nm ；
[0024]当所述阻挡介质层为二氧化硅-氮化硅-二氧化硅层时，则该阻挡介质层的底部二氧化娃的厚度为2nm-5nm,中间氮化娃的厚度为6nm-10nm,顶部二氧化娃的厚度为2nm-5nm。
[0025]上述的B4_Flash,其中，所述隧穿氧化层的最大厚度不超过于5nm。
[0026]上述的B4_Flash，其中，选用磷或砷对所述存储介质层进行N型掺杂。
[0027]上述的B4_Flash，其中，选用硼或氟化硼对所述存储介质层进行P型掺杂。
[0028]利用本发明所提供的M-Flash在擦除时，可以使电荷存储层到衬底的隧穿大于从栅极注入电荷存储层的隧穿，从而可以抑制甚至消除擦除饱和的出现，提高擦除速度。
【专利附图】
【附图说明】
[0029]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
[0030]图1为典型浮栅B4_Flash器件的电力线及结构示意图；
[0031]图2a为B4_Flash存储器的原理示意图；
[0032]图2b为漏端的电子能带示意图；
[0033]图2c为源端的电子能带示意图；
[0034]图3为本发明具有凸面型栅极结构的B4_Flash的电力线及结构示意图。
【具体实施方式】
[0035]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0036]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0037]本发明提供了一种具有凸面栅极结构的M-Flash，参照图3所示，该栅极结构设置于一有源区(active area，AA)衬底10之上，位于栅极结构底部两侧的有源区衬底10中形成有源极掺杂区(source)和漏极掺杂区(drain),在源极掺杂区和漏极掺杂区之间形成一沟道(channel)。一个可选但并不局限的实施例为，该沟道P型沟道(P-channel)。
[0038]其中，上述的栅极结构自下而上依次为隧穿氧化层11、电荷存储层12、阻挡介质层13和导电层14。
[0039]在本发明的实施例中，隧穿氧化层11为顶面两侧向中部隆起的凸面型结构，同时该隧穿氧化层11的顶面也为一平滑的凸状弧面。电荷存储层12为顶面两侧向中部隆起且底面自两侧向中部凹陷的拱桥型结构，同时该电荷存储层12的顶面和底面均为一平滑的弧面以完整覆盖于隧穿氧化层11的上表面。
[0040]进一步的，一个可选的实施方式为，衬底10与隧穿氧化层11底部的接触面为两侧向中部隆起的凸状弧面，进而使得隧穿氧化层11的底面两侧向中部凹陷，形成一与电荷存储层12形状相同的隧穿氧化层11。但是本领域技术人员应当理解，隧穿氧化层11与衬底10的接触面为凸面仅仅为一较佳的实施方式，在实际应用中并不局限于该实施方式，例如在其他一些实施方式中，衬底10与隧穿氧化层11接触的截面为水平面对本发明并不影响。
[0041]在本发明的实施例中，阻挡介质层13和导电层14与电荷存储层12的形状相同且厚度不同。一个可选但并不局限的实施方式为，阻挡介质层13和导电层14的形状与电荷存储层12的形状相同且厚度不同，即阻挡介质层13也呈一拱桥状结构以覆盖在电荷存储层12的上表面，同样的，导电层14也为一拱桥状结构以覆盖在阻挡介质层13的上表面。在本发明的另一个实施方式中，阻挡介质层13的底部两侧向中部凹陷以覆盖在电荷存储层12的上表面，但是该阻挡介质层13的顶部平面为一水平面，因此覆盖在阻挡介质层13上表面的导电层14的底部也为一水平面；同时，当导电层14的底部为一水平面时，其顶部平面可为两侧向中部隆起的凸面型结构，或者为水平面。
[0042]在本发明的实施例中，一个可选但并不局限的实施方式为，隧穿氧化层11为氧化硅，导电层14为多晶硅层(poly silicon)，阻挡介质层13为二氧化硅或选用二氧化硅-氮化硅-二氧化硅(Oxide-Nitride-Oxide，简称0N0)层。选用0Ν0三层结构作为电荷存储层12和导电层14之间的介质层，这是由于氧化层与基晶的结合较氮化层好，而氮化层居中，则可阻挡缺陷(如pinhole)的延展，故此三层结构可互补所缺，有利于提升器件性能。
[0043]本发明的实施例中，一个可选但并不局限的实施方式为，上述的电荷存储层12可选用多晶娃层或纳米晶(nanocrystalline)。目前的Flash器件一般采用多晶娃作为浮栅，但是在本发明中，也可采用能带来更好性能的纳米晶材料作为Flash器件的浮栅；同时，该电荷存储层12为具有N型掺杂类型或P型掺杂类型的材料层，藉由对电荷存储层12进行掺杂来调节器件的阈值电压(Voltage threshold,Vt)。可选的,Ν型杂质包括磷(Ρ),砷(As)等，P型杂质包括硼(B)，氟化硼(BF2)等。
[0044]在本发明的一个实施例中，制备出具有凸面栅的浮栅M-Flash器件的栅长为50nm,凸面栅极结构弯曲各层的厚度为:隧穿氧化层11的最大厚度不超过于5nm，进一步优选的，隧穿氧化层11的顶部两侧的高度为3nm ;电荷存储层12的厚度为50_100nm，优选为90nm ;导电层14厚度为150_200nm,优选为175nm ;同时在本发明中，由于阻挡介质层13可选为二氧化硅或0N0介质层，因此在该两种情况下厚度也有所不同:当阻挡介质层为二氧化娃时，阻挡介质层13厚度为5-15nm,优选为8nm ;当阻挡介质层13为0N0介质层时，则该阻挡介质层13的底部二氧化硅厚度为2nm-5nm，中间氮化硅的厚度为6nm_10nm，顶部二氧化娃厚度为2nm-5nm,优选的该阻挡介质层13总厚度为15nm。
[0045]各层上下接触面弯曲程度均匀，且电荷存储层12、阻挡介质层13和导电层14各处厚度均匀。
[0046]下面就本发明所提供的B4_Flash器件的工作原理进行进一步描述。图2a所示为BTBT (Band-to-Band Tunneling)-HE产生的两个步骤:(1)为BTBT产生；(2)为电子的加速。图2b所示为漏端的能带图，图2c所示为源端的能带图，根据图2c可得知，BTBT被源端电压1.8V所抑制。
[0047]背栅偏压协助的BTBT-HE产生模型参照图2a至图2c所示，其中，3表示为耗尽层(deplet1n layer) ,4为积累层(accumulat1n layer) ,5为靠近源/漏的N型环状区(N-halo)。B4-HEs的产生需要两个步骤:1、BTBT的产生靠垂直电场(Vg_Vd)来控制；2、已经产生的耗尽层3中的BTBT电子由结电场(Vd-Vb)来加速。源端因为施加了 1.8V电压，结电场和垂直电场都被削弱，导致编译被抑制。在这样的背栅偏压的对BTBT-HE加速的协助下，源漏端的电压差可以很小，这样可以保证器件尺寸能够被缩小。
[0048]在利用本发明提供的B4_Flash在执行写入操作时，在导电层14上施加一较大的电压，并将源漏掺杂区和衬底10接地，由于隧穿效应使电子隧穿过隧穿氧化层11，存储在电荷存储层12中；当擦除时，施加一负电压至导电层14，并将源漏掺杂区和衬底10接地，电荷存储层12的电子反向隧穿回衬底10。在该具有凸面栅的浮栅M-Flash器件中，由于电力线是垂直于介质层表面分布的，所以凸面栅的结构中，衬底和栅极之间的电力线不再是如图1中典型的浮栅M-Flash器件中那样平行分布，而是从导电层14垂直于阻挡介质层13、电荷存储层12和隧穿氧化层11并集中到衬底10。如图3所示，电力线的密度代表电场强度的大小，这样的电力线分布使栅极到衬底的电场强度不断增加。在擦除时，可以使电荷存储层到衬底的隧穿大于从门极注入电荷存储层的隧穿，从而可以抑制甚至消除擦除饱和的出现，提高擦除速度。
[0049]本发明所提供的凸面栅极结构的B4_Flash可完全兼容现有的CMOS制程工艺，制程变动小，可基于gate first或gate last工艺所进行制备，同时将本发明之结构应用到HKMG的Flash制备工艺中也同样适用，并可有效的减少器件的临界尺寸(CriticalDimens1n, CD)。
[0050]综上所述，由于本发明提供的B4_Flash由于具有凸面的栅极结构，可以使电荷存储层到衬底的隧穿大于从门极注入电荷存储层的隧穿，从而可以抑制甚至消除擦除饱和的出现，提高擦除速度。
[0051]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种具有凸面型栅极结构的B4-Flash，其特征在于，所述栅极结构设置于一有源区衬底之上，位于所述栅极结构底部两侧的有源区衬底中形成有源极掺杂区和漏极掺杂区，所述源极掺杂区和漏极掺杂区之间形成一沟道； 所述栅极结构自下而上依次为隧穿氧化层、电荷存储层、阻挡介质层和导电层； 其中，所述隧穿氧化层为顶面两侧向中部隆起的凸面型结构，且该隧穿氧化层的顶面为一平滑的凸状弧面； 所述电荷存储层为顶面两侧向中部隆起且底面两侧向中部凹陷的拱桥型结构，所述电荷存储层的顶面和底面均为一平滑的弧面以完整覆盖于所述隧穿氧化层的上表面； 所述存储介质层选用N型或P型掺杂的多晶硅或纳米晶。
2.如权利要求1所述的B4-Flash，其特征在于，所述阻挡介质层和导电层均与所述电荷存储层的形状相同且厚度不同。
3.如权利要求1所述的B4-Flash，其特征在于，所述衬底为硅衬底。
4.如权利要求1所述的B4-Flash，其特征在于，所述隧穿氧化层为氧化硅。
5.如权利要求1所述的B4-Flash,其特征在于,所述导电层为多晶娃。
6.如权利要求1所述的B4-Flash，其特征在于，所述沟道为P型沟道。
7.如权利要求1所述的B4-Flash，其特征在于，所述衬底与所述隧穿氧化层底部的接触面为两侧向中部隆起的凸状弧面。
8.如权利要求1所述的B4-Flash，其特征在于，所述阻挡介质层为二氧化硅层或二氧化硅-氮化硅-二氧化硅(ONO)层。
9.如权利要求1所述的B4-Flash，其特征在于，所述电荷存储层厚度为50_100nm，所述导电层厚度为150-200nm。
10.如权利要求8所述的B4-Flash，其特征在于，当所述阻挡介质层为二氧化硅时，所述阻挡介质层厚度为5-15nm ； 当所述阻挡介质层为二氧化硅-氮化硅-二氧化硅层时，则该阻挡介质层的底部二氧化娃的厚度为2nm-5nm,中间氮化娃的厚度为6nm-10nm,顶部二氧化娃的厚度为2nm_5nm。
11.如权利要求1所述的M-Flash，其特征在于，所述隧穿氧化层的最大厚度不超过于5nm。
12.如权利要求1所述的B4-Flash，其特征在于，选用磷或砷对所述存储介质层进行N型掺杂。
13.如权利要求1所述的B4-Flash，其特征在于，选用硼或氟化硼对所述存储介质层进行P型掺杂。
【文档编号】H01L21/8247GK104253160SQ201410375182
【公开日】2014年12月31日 申请日期:2014年7月31日 优先权日:2014年7月31日
【发明者】顾经纶 申请人:上海华力微电子有限公司