本发明涉及半导体技术领域，具体地涉及一种具有纳米线沟道的鳍片场效应晶体管(FinFET)及其制造方法。
背景技术：
为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能器件，特别是在当前的亚20nm技术中，三维多栅器件(FinFET或Tri--gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。然而，FinFET等三维多栅器件制造过程中，通过例如后栅工艺形成的栅极材料需要采用CMP等工艺平坦化直至露出层间介质层(ILD)，增加了工艺复杂度并且存在因为CMP工艺自身局限性带来碟形凹陷的可能，降低了可靠性。此外，FinFET工艺往往采用两次光刻工艺形成PTSL注入，耗时长且存在光刻工艺对准精度的问题。这些局限使得传统的FinFET在更小尺寸(例如10nm以下)无法获得预期的更强的栅控能力、减小的短沟道效应。
另一方面，应对小型化挑战的另一技术分支是纳米线技术，通常在源漏区的衬垫(pad)上通过刻蚀或者涂布设置形成纳米硅线或者碳纳米管，形成器件的极窄沟道区。这种纳米线器件能够有效增强载流子迁移率，并允许可能的弹道传输，极大提高器件性能。然而，纳米线工艺需要形成额外的pad支撑，对于器件刻蚀工艺的精度以及机械性能控制要求极高。此外，为了增强栅控能力，纳米线沟道上方的栅极往往是通过后栅工艺制造的金属栅极，工艺复杂成本高昂。进一步地，源漏区为了支撑衬垫结构，往往在平视图中占地面积较大，影响了器件集成度。
技术实现要素：
由上所述，本发明的目的在于克服上述技术困难，提出一种节省工艺成本、降低工艺复杂度并有效提高栅控能力和器件密度的纳米线FinFET及其制造方法。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个第一掩模图形；在衬底上形成沿第二方向延伸的假栅极堆叠结构，跨越多个第一掩模图形；以多个第一掩模图形以及假栅极堆叠结构为掩模，刻蚀衬底，形成多个沿第一方向延伸的鳍片结构，鳍片结构沿第二方向的侧面具有从衬底突起的台面；在鳍片结构中、假栅极堆叠结构沿第一方向的两侧，形成源漏区；去除假栅极堆叠结构，露出第一掩模图形；以第一掩模图形为掩模，刻蚀衬底以及台面，形成多个纳米线构成的沟道区。
其中，采用侧墙转移工艺形成多个第一掩模图形，具体包括：在衬底上形成沿第一方向延伸的多个准备图形；在准备图形和衬底上形成绝缘介质材料层；各向异性刻蚀绝缘介质材料层，仅在准备图形侧面留下侧墙结构；刻蚀去除准备图形，留下的侧墙结构构成了多个第一掩模图形。
其中，采用常规的光刻/刻蚀工艺形成第一掩模图形，具体包括在衬底上形成掩模材料层，在掩模材料层上通过常规的曝光、显影工艺形成沿第一方向延伸的多个光刻胶图形，以光刻胶图形为掩模刻蚀掩模材料层形成多个第一掩模图形。
其中，假栅极堆叠结构包括假栅极绝缘层、假栅极导电层、以及假栅极盖层。
其中，假栅极盖层为单层结构和/或ONO多层结构。
其中，形成假栅极堆叠结构之后或者形成鳍片结构之后在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙。
其中，形成鳍片结构之后去除未被假栅极堆叠结构覆盖的多个第一掩模图形。
其中，形成鳍片结构之后、去除假栅极堆叠结构之前进一步包括：在器件上形成第一层间介质层；平坦化第一层间介质层直至露出假栅极堆叠结构；回刻第一层间介质层，部分露出鳍片结构的侧壁，留下的第一层间介质层构成器件隔离区。
其中，形成鳍片结构之后、去除假栅极堆叠结构之前进一步包括：在鳍片结构中、假栅极堆叠结构沿第一方向的两侧，形成源漏区。
其中，去除假栅极堆叠结构的步骤进一步包括：在器件上形成层间介质层；平坦化层间介质层直至暴露假栅极堆叠结构；依次刻蚀去除假栅极堆叠结构，直至暴露第一掩模图形以及台面。
其中，形成沟道区的步骤进一步包括：采用周期性的各向同性刻蚀工艺以及任选的侧面钝化工艺，刻蚀衬底和台面，形成沿第二方向的多个侧向凹陷；采用氧化工艺形成氧化物，增大侧向凹陷；湿法腐蚀去除氧化物，释放多个纳米线。
其中，氧化工艺为化学氧化。
其中，形成沟道区之后进一步包括，形成沿第二方向延伸的栅极堆叠结构，包围了沟道区。
其中，栅极堆叠结构包括高K材料的栅极绝缘层以及金属材料的栅极导电层。
衬底为在单晶硅或SOI的支撑衬底之上的垂直交替的多个外延层，外延层的材质选自SiGe、Si、Si:C的任意多种或其组合。
其中，形成沟道区的步骤进一步包括，采用各向同性刻蚀工艺，提高相邻外延层之间的刻蚀速率差，选择性刻蚀去除一种材料而保留另一种材料。
另一方面，本发明提供了一种半导体器件，包括：多个鳍片结构，在衬底上垂直突起，沿第一方向延伸；源漏区，形成在每个鳍片结构的沿第一方向的两端；沟道区，包含多个纳米线，沿第一方向连接在源漏区之间；栅极堆叠结构，沿第二方向延伸，包围了每个纳米线。
进一步包括，器件隔离区，分布在多个鳍片结构之间衬底上。
其中，栅极堆叠结构包括高K材料的栅极绝缘层以及金属材料的栅极导电层。
纳米线沟道区的材质选自SiGe、Si、Si:C的任意一种或其组合。
依照本发明的半导体器件及其制造方法，在鳍片状源漏区之间形成纳米线的沟道，节省了工艺成本，降低了工艺复杂度，并有效提高栅控能力和器件密度。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图12为依照本发明半导体器件制造方法各个步骤的示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了节省工艺成本、降低工艺复杂度并有效提高栅控能力和器件密度的纳米线FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等、刻蚀等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。在下文的描述中，无论是否显示在不同实施例中，类似的部件采用相同或类似的附图标记表示。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
根据本发明的一个实施例，参照图1至12说明制造半导体器件的方法，其中每个图的最顶端为平视图，下部为沿第一方向AA线的剖视图、或者沿第二方向BB线的剖视图。
如图1所示，在衬底1上形成沿第一方向延伸的第一掩模2。衬底1可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等及化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。在本发明一个优选实施例中，衬底1是单晶硅衬底或SOI衬底。在本发明另一优选实施例中，衬底1为在硅衬底或者SOI衬底上具有SiGe/Si、Si:C/Si、或者SiGe/Si:C沿垂直方向多个交替外延层的衬底。其中当垂直纵向交替时，每个外延层厚度例如1-50nm、并且优选为10-20nm，使得最终留下的沟道区厚度为纳米级而形成纳米线(Si线、SiGe线或者Si:C线)沟道区，有效提高了器件性能。
为方便说明，以下以厚体(bulk，例如体Si)衬底及硅系材料(例如SOI)为例进行描述。在衬底1顶表面上形成沿第一方向(图2、图11中AA方向)延伸的小尺寸线条的第一掩模2。第一掩模2的材质例如是氮化硅、氮氧化硅、类金刚石无定形碳(DLC)等材质较硬的硬掩模。形成工艺可以是在衬底1上通过LPCVD、PECVD等工艺沉积上述绝缘介质材料，在其上方涂覆专用于电子束光刻或EUV光刻的光刻胶，采用电子束光刻或EUV光刻机曝光、显影形成精细尺寸光刻胶的线条图形(例如沿第二方向也即图11中BB方向的宽度仅0.5～1.5nm)，以光刻胶图形为掩模，各向异性干法刻蚀未被光刻胶图形覆盖的绝缘介质材料而在衬底1上留下小尺寸的第一掩模2。此外，还可以采用侧墙转移技术。例如在本发明一个优选实施例中，先采用常规的较大尺寸的光刻技术(例如UV光刻、沉浸式193nm光刻等，通常特征尺寸在20nm以上)形成尺寸较宽的氧化硅等较软材质的准备图形(未示出)，在准备图形顶面和侧壁上通过PECVD、HDPCVD、MBE、ALD、溅射等工艺形成氮化硅、氮氧化硅、类金刚石无定形碳(DLC)等材质较硬的绝缘介质材料，通过控制沉积工艺使得其厚度仅为0.5～1.5nm，然后各向异性刻蚀去除水平部分而仅在准备图形侧面留下侧墙结构，随后湿法腐蚀去除准备图形，留下的侧墙结构构成了如图1所示的小尺寸线条的第一掩模2。
如图2所示，在第一掩模2上形成沿第二方向延伸的假栅极堆叠3。传统的FinFET工艺通常是形成掩模2之后直接刻蚀衬底1形成鳍片，本申请与之完全不同，不刻蚀鳍片而是直接沉积假栅极堆叠3，这有利于保护未来纳米线沟道区，无需源漏区额外的衬垫而通过沟道区侧面的临时衬底材料增强在刻蚀期间的机械强度，有利于低成本、小型化的形成精细纳米线。具体地，通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺依次形成假栅极介质层3A、假栅极导电层3B以及假栅极盖层(3C/3D/3E)，并随后各向异性刻蚀形成假栅极堆叠结构。其中，假栅极介质层3A材质为氧化硅，厚度较薄，例如仅0..8～2nm，用于保护其下方的衬底1顶部界面，降低界面态、防止过刻蚀。假栅极导电层3B材质例如非晶硅、多晶硅、非晶锗、多晶锗、非晶碳等，主要用于控制未来栅极开口的形貌并且提高与上下层之间的刻蚀选择性。在本发明一个实施例中，假栅极导电层3B厚度/高度可以较小，例如仅40nm，这主要是为了控制后续栅极开口深宽比以增强金属栅极填充率。假栅极盖层用于对假栅极导电层3B保护，精细控制刻蚀过程以提高侧壁的垂直度以便形成所需的精细线条。在本发明一个优选实施例中，假栅极盖层为ONO结构，也即从下至上依次包括氧化物的第一盖层3C、氮化物的第二盖层3D以及氧化物的第三盖层3E。假栅极堆叠结构3沿第二方向(图11中BB线方向)延伸，垂直越过第一方向延伸的第一掩模2，堆叠结构3的沿第一方向的宽度决定了后续器件的沟道区长度，例如仅1～10nm。此时，任选的，可以在假栅极堆叠结构3两侧形成栅极侧墙(图3中的层4)，或者如图3所示，刻蚀形成鳍片结构之后再形成栅极侧墙。
如图3所示，刻蚀形成鳍片结构。以第一掩模2和假栅极堆叠结构3为掩模，采用各向异性刻蚀工艺刻蚀衬底1，在衬底1上留下多个平行沿第一方向延伸的鳍片结构1F以用于未来器件的源漏区。在本发明一个优选实施例中，衬底1为Si或SOI，则各向异性刻蚀工艺可以是采用卤素基刻蚀气体(例如碳氟基气体、SF6、NF3等)为主要刻蚀气体(还可以包括CO、O2等氧化性气体以调节刻蚀速率)的等离子干法刻蚀或反应离子刻蚀(RIE)，也可以是采用TMAH、KOH等针对Si材质腐蚀液的湿法刻蚀。
值得注意的是，由于假栅极堆叠结构覆盖保护，结构3下方的衬底1并未被刻蚀而是直接从第二方向侧面连接了第一掩模2下方的同样未被刻蚀的衬底材料，因此提供了对于未来纳米沟道区1C的临时支撑，无需源漏区额外的衬垫以增强在刻蚀期间的机械强度，有利于低成本、小型化的形成精细纳米线。此后，任选的，去除鳍片1F上方的第一掩模2(虽然图中并未示出该步骤)。此后，在假栅极堆叠结构3沿第一方向的两侧形成栅极侧墙4。例如通过PECVD、HDPCVD等工艺形成了氮化硅、氮氧化硅、DLC等绝缘介质并且各向异性刻蚀形成栅极侧墙4。
如图4所示，在整个器件上形成第一层间介质层(ILD)5。例如通过旋涂、喷涂、丝网印刷、CVD等工艺形成低k材料的ILD5，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。ILD5完全覆盖了假栅极堆叠结构3、栅极侧墙4、鳍片结构1F、衬底1等结构的顶面和侧壁。
如图5所示，平坦化ILD5直至暴露假栅极盖层。例如采用CMP或者回刻(etch-back)工艺对第一ILD5进行平坦化处理，直至暴露假栅极堆叠结构3顶部的假栅极盖层。在本发明一个优选实施例中，ILD5与假栅极盖层的顶部的第三盖层3E均为氧化硅基材料，因此具有大致相同或相近的刻蚀选择性或CMP平坦化处理，因此CMP或者回刻工艺停止在不同材质(例如氮化硅)的第二盖层3D的顶表面，也即去除了第三盖层3E而暴露第二盖层3D。当然，如果假栅极堆叠结构3仅包含一个氮化物的盖层，则与图5所示优选实施例不同，平坦化将停止于该单个盖层之上。
如图6所示，回刻第一ILD5，在衬底1上留下鳍片结构1F之间的绝缘隔离结构(STI)。例如当第一ILD5采用氧化硅基材料时，采用HF基刻蚀液湿法腐蚀或者调整碳氟基刻蚀气体配比使其对于氧化硅基材料加速刻蚀，各向异性地向下回刻ILD5，以完全暴露假栅极堆叠结构3、部分暴露鳍片结构1F。留下的ILD5形成了在平视图中包围了鳍片结构1F侧面周围的绝缘隔离5，有时又称作STI5。值得注意的是，此时在假栅极堆叠结构3下方仍保留了块状的衬底1材质构成的台面凸起，与鳍片结构1F中部侧面相接，提供了有利的机械支撑。
优选地，如果衬底为体Si，则形成绝缘隔离5之后，采用倾斜离子注入在鳍片1F与衬底1之间界面处形成穿通阻挡层(PTSL，未示出)。该穿通阻挡层可以包含与源漏区导电类型相反的掺杂剂，以在未来沟道区1C与底层衬底1之间形成反向偏置的pn结从而阻止衬底穿通。此外，PTSL层也可以是离子注入N、O之后并退火形成的绝缘隔离层，以更好的实现对于沟道区1C与衬底1之间的绝缘隔离。如果衬底为SOI，则无需形成PTSL。
如果衬底是体硅上的多层外延层的交叠的衬底，形成穿通阻挡层的方法除了与体硅的相同之外，还可以：通过在未形成外延叠层之前通过注入形成穿通阻挡层或者在外延第一个外延层后注入形成穿通阻挡层(或者在外延第一个外延层时通过原位掺杂形成穿通阻挡层)，注入后者外延形成穿通阻挡层后再进行周期性外延多层外延层，然后再在这种衬底上形成后续结构。
如图7所示，在假栅极堆叠结构3两侧(沿第一方向)的鳍片结构1F中形成源漏区。优选地，在此之前选择性刻蚀去除了鳍片结构1F上暴露的第一掩模2。此后，通过垂直和/或倾斜离子注入、和/或外延生长抬升源漏区过程中的原位掺杂，在假栅极堆叠结构3两侧、沿第一方向分布的鳍片结构1F中形成了源区1S和漏区1D。虽然图中仅示出了单一结构的源漏区，但是实际上可以通过倾斜离子注入形成轻掺杂源漏区(LDD结构)和/或晕状源漏掺杂区(Halo结构)以进一步调节器件性能。
如图8所示，在整个器件上形成第二层间介质层(ILD)6。采用与第一ILD5类似和/或相同的工艺以及材料，形成ILD6，完全覆盖了假栅极堆叠结构3、鳍片1F中形成的源漏区1S/1D、以及周围的STI5。
如图9所示，平坦化ILD6，直至暴露假栅极导电层3B。例如采用CMP或者回刻工艺，依次处理ILD6、假栅极盖层3D/3C，直至暴露假栅极导电层3B。
如图10所示，去除假栅极堆叠结构3，露出位于其下方的第一掩模2。针对假栅极导电层3B以及假栅极介质层3A的材质，选用各种各向异性刻蚀工艺，在ILD6与侧墙4中形成了栅极开口，暴露了沿第一方向延伸(分布在源漏区所在的鳍片结构1F之间中部衬底1材质台面1C上)的第一掩模2。对于非晶硅、多晶硅材质的层3B，可以选用TMAH湿法腐蚀；对于非晶碳材质的层3B，可以选用氧等离子干法刻蚀；对于锗等其他材质，可以选用强酸与强氧化剂的组合湿法腐蚀；对于氧化硅材质的层3A，可以选用dHF(稀释HF酸)、dBOE(稀释缓释刻蚀剂，NH4F与HF混合水溶液)等。
如图11所示，以暴露的第一掩模2为掩模，对其下方的衬底1的台面结构1C刻蚀形成侧面凹陷。优选地，执行周期性的各向同性的刻蚀工艺以及任选的侧面钝化工艺，例如采用SF6、NF3为主的刻蚀气体进行等离子干法刻蚀、RIE，并且在第一个侧面凹陷刻蚀完成之后，沉积CF基等聚合物构成的保护层，或者采用沉积或氧化工艺形成氧化物的保护层，以便于在后续的刻蚀过程中保护所形成的凹陷侧壁，则最终形成了图11下部所示的多个内凹柱体堆叠结构，每个柱体均具有沿第二方向BB的侧向凹进或侧面凹陷，相邻柱体之间具有相对的沿第二方向的突出尖端。柱体内凹的截面依照刻蚀工艺参数不同可以为方形、矩形、圆形、椭圆、双曲线等等。
如图12所示，通过圆化工艺释放了纳米线结构的沟道区1C。由于已经形成了源漏区，如果采用现有技术的高温氧化圆化工艺将使得源漏区的掺杂离子不期望地继续扩散，影响了源漏结深分布、甚至存在部分掺杂离子扩散进入沟道区的风险，因此为了避免器件性能退化，依照本发明的圆化工艺不能采用高温处理。因此例如在图11下部所示的多个柱体堆叠结构基础上，通过先执行氧化工艺(热氧化或者化学氧化，化学氧化剂例如硝酸、双氧水或者包含臭氧的去离子水)使得图11所示侧向凹陷进一步增大、柱体之间连接处进一步减薄，随后通过湿法腐蚀(例如dHF、dBOE等)去除了氧化物而得到了分离上下叠置的多个纳米线结构的沟道区1C(上下纳米线之间为空隙1A)。
优选地，刻蚀形成纳米线沟道区之后，沉积层间介质层(未示出)，然后通过刻蚀去除部分层间介质层露出纳米线条但是有部分层间介质一覆盖在衬底上(也即纳米线条的下方区域)从而在沟道区形成衬底隔离区(未示出)。
此后，可以采用后栅工艺，例如通过HDPCVD、MBE、ALD等方法在沟道区1C周围(例如完全包裹了纳米结构沟道区1C)形成高k材料的栅极绝缘层(未示出)，其厚度较薄例如仅0.5～2nm。高K材料为介电常数大于SiO2的合适材料构成，例如可以是选自ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO、HfLaON及其任意组合的一种。随后，通过MOCVD、MBE、ALD、蒸发、溅射等工艺在高k材料的栅极绝缘层周围填充金属材质的栅极导电层，优选包括选自TiN、TaN、MoN、WN、TaC和TaCN的功函数调节层。优选地，采用共形掺杂(conformaldoping)在功函数调节层中注入杂质，对于N型FinFET在功函数调节层中注入负掺杂剂，用于金属栅的负掺杂剂可以是选自P、As、Sb、La、Er、Dy、Gd、Sc、Yb、Er和Tb的一种；对于P型FinFET在功函数调节层中注入正掺杂剂，用于金属栅的正掺杂剂可以是选自In、B、BF2、Ru、W、Mo、Al、Ga、Pt的一种。优选地，在形成高K栅介质和形成功函数调节层之间还可以包括高K栅介质沉积后退火(postdepositionannealing)，以改善高K栅介质的质量，这有利于随后形成的功函数调节层获得均匀的厚度。优选地，通过上述已知的沉积工艺，在半导体结构的表面上形成电阻调节层(未示出)。以电阻调节层作为停止层进行化学机械抛光(CMP)，以去除第二金属栅层位于栅极开口外的部分，而仅仅保留位于栅极开口(如图12所示栅极侧墙12之间)内的部分。
值得注意的是，以上描述了对于单晶硅或者SOI衬底的纳米线沟道释放工艺，例如采用氧化(例如垂直注入O之后退火形成氧化硅并随后HF腐蚀去除，或者结合使用掩模而热氧化或化学氧化)工艺去除部分衬底1材质。
然而在本发明另一个优选实施例中，衬底1为Si、SiGe、Si:C等外延交替层，因此采用各向同性的干法刻蚀或者湿法刻蚀并且调整工艺参数使得相邻各个层之间刻蚀速率不同从而选择性去除了Si、SiGe或Si:C的仅一种而保留了余下的另一种，如此可以有效增强沟道区载流子迁移率从而提高器件驱动性能。
因此，依照本发明得到的半导体器件，包括：多个鳍片结构，在衬底上垂直突起，沿第一方向延伸；源漏区，形成在每个鳍片结构的沿第一方向的两端；包含多个纳米线的沟道区，沿第一方向连接在源漏区之间；栅极堆叠结构，包括栅极绝缘层和栅极导电层，沿第二方向延伸(垂直于第一方向)，包围了每个纳米线。
在上文中并未描述制造半导体器件的所有细节，例如源/漏接触、附加的层间电介质层和导电通道的形成。本领域的技术人员熟知形成上述部分的标准CMOS工艺以及如何应用于上述实施例的半导体器件中，因此对此不再详述。
值得注意的是，本申请附图所示的优选实施例仅示意性示出了一种可能的工艺流程，各个步骤之间的顺序可以微调，只要在刻蚀形成纳米线沟道区1C之前其沿第二方向BB两侧具有衬底1材料的台面突起以提供支撑即可。例如，可以在图6所示平坦化第一ILD5形成STI5之后对沟道区1C执行如图11、12所示的刻蚀纳米线工艺，此时，由于受到假栅极堆叠结构3的保护以及台面突起1C的侧向支撑，侧向侵蚀不会使得沟道区1C折断，可以有效低成本的形成所需的纳米线结构。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
依照本发明的半导体器件及其制造方法，在鳍片状源漏区之间形成纳米线的沟道，节省了工艺成本，降低了工艺复杂度，并有效提高栅控能力和器件密度。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。