垂直沟道半导体器件的制作方法

本申请要求于2014年10月10日提交的韩国专利申请No.10-2014-0136638的优先权，其整体内容通过引用合并于此。

技术领域

本公开的实施例涉及一种半导体器件，更具体地，涉及一种包括掩埋位线的垂直沟道半导体器件。

背景技术：

随着半导体器件的集成度的增加，存储器单元的尺寸逐渐减小并且因而半导体器件中包括的金属氧化物半导体场效应管(MOSFET)的沟道长度也逐渐减小。随着导电结构之间的距离逐渐减小，寄生电容逐渐增加。结果，半导体器件的特性劣化。

技术实现要素：

本公开的各种实施例针对一种垂直沟道半导体器件，其极大地消除了由于相关技术的限制和不足而引起的一个或更多个问题。

本公开的一个实施例针对一种半导体器件，其能够防止出现浮体效应(floating body effect)以及减少相邻位线之间的寄生电容。

根据本发明的一个方面，一种半导体器件包括：第一有源柱体和第二有源柱体，具有布置在与衬底的主表面垂直的方向上的沟道区域；绝缘膜，限定第一有源柱体和第二有源柱体，并且使第一有源柱体和第二有源柱体与衬底分离；第一栅极，安置在第一有源柱体和第二有源柱体之间，并且安置在第一有源柱体的横向表面之上；第二栅极，安置在第一有源柱体和第二有源柱体之间，并且安置在第二有源柱体的横向表面之上；以及位线，安置在第一栅极和第二栅极之下，并且耦接和安置在第一有源柱体和第二有源柱体之间。

根据本发明的另一方面，一种半导体器件包括：有源柱体，与衬底分离；栅极，安置在有源柱体的横向表面之上；绝缘膜，使有源柱体与衬底分离；掩埋位线，安置在绝缘膜和栅极之间，并且耦接到有源柱体的下部；以及体捆绑结构，具有柱形，并且将有源柱体耦接到衬底。

根据本发明的另一方面，一种半导体器件包括：有源柱体，通过绝缘膜与衬底分离；栅极，设置在有源柱体的横向表面之上；掩埋位线，设置在绝缘膜和栅极之间并且耦接到有源柱体的下部；体捆绑结构，将有源柱体耦接到衬底；以及第一气隙，设置在体捆绑结构和有源柱体之间。

根据本发明的一个方面，一种系统包括：中央处理单元(CPU)，被配置成执行数据处理；主存储单元，被配置成储存CPU要处理的数据或者储存CPU已处理的数据；储存单元，耦接到主存储单元，并且被配置成储存主存储单元要处理的数据或者CPU已处理的数据；以及控制单元，被配置成控制CPU、主存储单元和储存单元之间的数据或信号的传送，其中主存储单元包括：第一有源柱体和第二有源柱体，每个有源柱体具有布置在与衬底的主表面垂直的方向上的沟道区域；绝缘膜，限定第一有源柱体和第二有源柱体，并且使第一有源柱体和第二有源柱体与衬底分离；第一栅极，安置在第一有源柱体和第二有源柱体之间，并且安置在第一有源柱体的横向表面之上；第二栅极，安置在第一有源柱体和第二有源柱体之间，并且安置在第二有源柱体的横向表面之上；以及位线，安置在第一栅极和第二栅极之下，并且耦接和安置在第一有源柱体和第二有源柱体之间。

根据本发明的一个方面，一种电子装置包括：处理器，被配置成执行数据处理；DRAM，被配置成储存处理器要处理的数据；接口单元，被配置成执行处理器和外部装置之间的数据或信号传送；以及输出单元，被配置成将处理器已处理的数据输出到输出装置，其中DRAM包括：第一有源柱体和第二有源柱体，每个有源柱体具有布置在与衬底的主表面垂直的方向上的沟道区域；绝缘膜，限定第一有源柱体和第二有源柱体，并且使第一有源柱体和第二有源柱体与衬底分离；第一栅极，安置在第一有源柱体和第二有源柱体之间，并且安置在第一有源柱体的横向表面之上；第二栅极，安置在第一有源柱体和第二有源柱体之间，并且安置在第二有源柱体的横向表面之上；以及位线，安置在第一栅极和第二栅极之下，并且耦接和安置在第一有源柱体和第二有源柱体之间。

根据本发明的一个方面，一种固态盘(SSD)包括：非易失性存储器，被配置成响应于控制信号来储存数据并且输出所储存的数据；缓冲存储器，被配置成暂时储存输入到非易失性存储器或从非易失性存储器输出的数据；以及存储器控制器，被配置成响应于来自外部装置的命令来控制非易失性存储器和缓冲存储器的数据输入/输出(I/O)操作，其中缓冲存储器包括：第一有源柱体和第二有源柱体，每个有源柱体具有布置在与衬底的主表面垂直的方向上的沟道区域；绝缘膜，限定第一有源柱体和第二有源柱体，并且使第一有源柱体和第二有源柱体与衬底分离；第一栅极，安置在第一有源柱体和第二有源柱体之间，并且安置在第一有源柱体的横向表面之上；第二栅极，安置在第一有 源柱体和第二有源柱体之间，并且安置在第二有源柱体的横向表面之上；以及位线，安置在第一栅极和第二栅极之下，并且耦接和安置在第一有源柱体和第二有源柱体之间。

根据本发明的一个方面，一种电子装置包括：处理器，被配置成执行数据处理，并且控制电子装置的操作；DRAM，被配置成储存处理器要处理的数据或者储存处理器已处理的数据；以及接口单元，被配置成与外部装置交换控制信号或数据，其中DRAM包括：第一有源柱体和第二有源柱体，每个有源柱体具有布置在与衬底的主表面垂直的方向上的沟道区域；绝缘膜，限定第一有源柱体和第二有源柱体，并且使第一有源柱体和第二有源柱体与衬底分离；第一栅极，安置在第一有源柱体和第二有源柱体之间，并且安置在第一有源柱体的横向表面之上；第二栅极，安置在第一有源柱体和第二有源柱体之间，并且安置在第二有源柱体的横向表面之上；以及位线，安置在第一栅极和第二栅极之下，并且耦接和安置在第一有源柱体和第二有源柱体之间。

将理解，实施例的以上一般描述以及以下详细描述是示例性和说明性的。

附图说明

图1A是图示根据一个实施例的半导体器件的平面视图。

图1B是图示沿图1A的线A-A'截取的半导体器件的横截面视图。

图1C是图示沿图1A的线B-B'截取的半导体器件的横截面视图。

图2A至图18A是图示用于形成根据一个实施例的半导体器件的工艺步骤的平面视图。

图2B至图18B分别是图示沿图2A至图18A的线A-A'截取的半导体器件的横截面视图。

图2C至图18C分别是图示沿图2A至图18A的线B-B'截取的半导体器件的横截面视图。

图19是图示根据另一实施例的半导体器件的横截面视图。

图20至图25是图示用于形成图19中所示的半导体器件的方法的横截面视图。

图26A和图26B是图示根据其他实施例的半导体器件的横截面视图。

图27是图示根据一个实施例的处理器系统的框图。

图28是图示根据一个实施例的电子装置的框图。

图29是图示根据另一实施例的电子装置的框图。

图30是图示根据一个实施例的电子系统的框图。

具体实施方式

现在将详细参照本发明的实施例，附图中图示了这些实施例的示例。在可能的情况下，通篇使用相同的附图标记表示相同或相似的部分。

大部分半导体器件包括晶体管。例如，用在诸如DRAM器件的半导体器件中的存储器单元可以包括单元晶体管，诸如MOSFET。通常，平面沟道MOSFET包括在半导体衬底中形成的结区域(例如，源极区域和漏极区域)以及在结区域之间布置的平面沟道。

然而，随着半导体器件的集成度增加，晶体管的沟道面积逐渐减小并且因而提出了用于消除因沟道面积减小而遇到的问题的垂直沟道。在包括垂直沟道的半导体器件，即垂直沟道半导体器件中，例如源极区域和漏极区域的结区域分别在有源柱体的上部和下部形成。在有源柱体的侧壁上形成垂直栅极，并且因而在与衬底的主表面，例如顶表面垂直的方向上，即在垂直方向上，在源极区域和漏极区域之间形成垂直沟道。

然而，由于有源柱体的尺寸也逐渐减小，沟道区域通过结区域(例如，N⁺区域)与衬底的本体隔离，使得出现浮体效应，其中，在单元晶体管的操作期间生成的空穴在沟道区域中积累而不向外泄漏到本体。结果，沟道区域的电位持续增加。

此外，随着半导体器件的集成度增加，导电结构之间的距离逐渐减小，并且因而出现了由寄生电容引起的问题。为了解决该问题，可以改变绝缘膜的材料或者可以增加气隙。

现在将详细参照某些实施例，附图中图示了这些实施例的示例。在描述之前，说明书和权利要求书中使用的术语或词语不应被解释为具有一般的含义或者词典的含义，而是应基于发明人可以最佳模式适当地限定用于描述本发明术语概念的原则，而被解释为具有与本发明的技术范围和精神相一致的含义和概念。因此，在说明书中描述和在附图中示出的实施例仅是说明性的并且并非旨在代表本发明的所有方面，从而在不偏离本发明的精神的情况下可以进行各种替换和修改。

图1A是图示根据一个实施例的半导体器件的平面视图。图1B是图示沿图1A的线A-A'截取的半导体器件的横截面视图。图1C是图示沿图1A的线B-B'截取的半导体器 件的横截面视图。对于图中的取向，线A-A'倾斜地切割图1A的半导体器件，而线B-B'水平地切割图1A的半导体器件。

参照图1A、1B和1C，通过刻蚀半导体衬底100形成有源柱体110，并且在有源柱体110中包括由图1B的箭头表示的垂直沟道区域。半导体衬底100可以包括基于硅的材料。在一个实施例中，半导体衬底100可以包括单晶硅衬底。由于通过刻蚀半导体衬底100形成有源柱体110，因此半导体衬底100和有源柱体110可以具有相同的材料。因此，有源柱体110也可以包括诸如单晶硅材料的基于硅的材料。

有源柱体110可以由多个器件隔离膜120限定。有源柱体110可以对应于通过刻蚀有源区的中心部分而彼此隔离的有源区的两端。有源区通过在两个相邻的线型有源区之间形成的线型器件隔离膜而平行布置成线形。因此，线型器件隔离膜和线型有源区在与线A-A'对应的第一方向上延伸。

具体地，参照图1B，器件隔离膜120可以包括在有源柱体110之下形成的第一器件隔离膜120A和安置在有源柱体110的下部的一侧的第二器件隔离膜120B。因此，有源柱体110可以如在绝缘体上硅(SOI)结构中那样通过相同的方式利用器件隔离膜120与衬底100隔离并且相对其浮置。每个器件隔离膜120可以包括氧化物膜。

用于将相应的有源柱体110耦接到衬底100的体捆绑结构160形成在两个相邻的有源柱体110之间。体捆绑结构160用于防止浮体效应，使得在单元晶体管的操作期间生成的空穴向外泄漏到衬底100。体捆绑结构160可以被形成为两个相邻有源柱体110之间的柱形，使得体捆绑结构160可以共同耦接到两个相邻有源柱体110。体捆绑结构160的下端耦接到半导体衬底100，并且体捆绑结构160的上端共同耦接到两个相邻有源柱体110的侧壁。该体捆绑结构160可以包括掺杂多晶硅。

参照图1A和1B，每个有源柱体110的三个侧面，即第一侧面、第二侧面和第三侧面被栅极140包围，并且结区域150a和150b分别在垂直沟道区域下面和上面形成。就是说，有源柱体110的一个侧壁耦接到体捆绑结构160，并且该一个侧壁之外的剩余侧壁被栅极140包围。因此，在单元晶体管的操作期间在垂直沟道区域中生成的空穴可以经由体捆绑结构160向外泄漏到衬底100。结果，防止在单元晶体管中出现浮体效应，并且可以充分地获取单元晶体管的操作电流。

在该实施例中，掩埋位线(BBL)130位于栅极140之下并且安置在有源柱体110之间，使得掩埋位线130在与对应于图1A的平面视图中的线B-B'的栅极140的延伸方向相交叉的方向上延伸。如上文所述，掩埋位线130安置在栅极140之下，使得掩埋位线130和可以安置在栅极140之上的存储节点(未示出)之间的距离充分伸长，并且因 而可以减小掩埋位线130和存储节点之间的寄生电容。

位线接触132在掩埋位线130两侧形成，并且位线接触132将掩埋位线130耦接到在有源柱体110的下部中形成的位线结区域150a。就是说，掩埋位线130可以具有双侧接触(BSC)结构，所述双侧接触结构共同耦接到有源柱体110的位于其两侧的结区域150a的。在一个实施例中，掩埋位线130可以包括金属材料，例如钨。位线接触132可以包括硅化物膜。

此外，在两个相邻掩埋位线130之间的器件隔离膜120中形成气隙170。因此，较之器件隔离膜120仅由氧化物膜(或氮化物膜)组成的情况，可以更加减少掩埋位线130之间的寄生电容。

为了便于描述并且更好地理解本发明，在图1A中没有示出掩埋位线130、栅极140和体捆绑结构160之上形成的绝缘膜。

图2A至图15A是图示用于形成根据一个实施例所示的半导体器件的工艺步骤的平面视图。图2B至图15B分别是图示沿图2A至图15A的线A-A'截取的半导体器件的横截面视图。图2C至图15C分别是图示沿图2A至图15A的线B-B'截取的半导体器件的横截面视图。

参照图2A、2B和2C，在半导体衬底200之上形成衬垫氧化物膜(未示出)和衬垫氮化物膜(未示出)，并且在衬垫氮化物膜之上形成硬掩模层(未示出)。在一个实施例中，硬掩模层可以包括氮化物膜。用于形成结区域的杂质可以在衬垫氧化物膜的形成之前被注入到衬底200中。

在硬掩模层之上形成用于限定倾斜线型有源区的ISO掩模图案(未示出)。随后，使用ISO掩模图案作为刻蚀掩模来刻蚀硬掩模层，由此形成具有线形的硬掩模图案202。在一个实施例中，ISO掩模图案可以通过隔层图案技术(SPT)形成。随后，使用硬掩模图案202作为刻蚀掩模依次刻蚀衬垫氧化物膜、衬垫氮化物膜和半导体衬底200，由此形成用于限定线型有源区204的第一器件隔离槽(未示出)。

随后，在第一器件隔离槽的侧壁和底部上形成绝缘膜(例如，高温氧化物(HTO))。随后，形成牺牲膜以填充第一器件隔离槽并且随后回刻蚀，使得牺牲膜205仅保留在第一器件隔离槽的下部。在后续工艺中去除牺牲膜205，并且在牺牲膜205被去除的区域中形成气隙。后面将描述形成气隙的工艺。在一个实施例中，牺牲膜205可以包括锗硅(SiGe)材料。

随后，用于器件隔离的绝缘膜(即，器件隔离绝缘膜)填充第一器件隔离槽的剩余 部分，并且器件隔离绝缘膜被平坦化直至硬掩模图案202被暴露为止，使得形成限定线型有源区204的器件隔离膜206。在一个实施例中，器件隔离膜206可以包括具有良好间隙填充特性的旋涂电介质(SOD)材料，或者包括高密度等离子体(HDP)氧化物膜。在一个实施例中，在第一器件隔离槽的侧壁和底部上形成的绝缘膜可以具有与器件隔离膜206相同的材料。

参照图3A、3B和3C，使用在与器件隔离膜206的延伸方向相交叉的第二方向上延伸的ISO切割掩模来刻蚀硬掩模图案202、有源区204和器件隔离膜206，由此形成线形的第二器件隔离槽208。在一个实施例中，第二器件隔离槽208在与第一器件隔离槽和要在后续工艺中形成的掩埋位线相交叉的方向上延伸。在一个实施例中，第二方向对应于线B-B'并且与掩埋位线正交交叉。

通过第二器件隔离槽208，线型有源区204被分成多个岛型有源区204'，每个岛型有源区204'具有在第一方向上的预定长度。岛型有源区204'平行布置在第二器件隔离槽208的延伸方向上，即第二方向上。就是说，岛型有源区204'没有如传统的8F²或6F²结构中那样布置成锯齿图案。在一个实施例中，第二器件隔离槽208的深度小于第一器件隔离槽的深度。

参照图4A、4B和4C，在第二器件隔离槽208的侧壁上形成隔层210。例如，沿图3A、3B和3C的所得结构的轮廓淀积绝缘膜，并且对其进行回刻蚀，使得在第二器件隔离槽208的侧壁上形成隔层210。在一个实施例中，隔层210可以包括氧化物膜。在图4A中，为了图的简化，省略隔层210。

随后，使用隔层210作为阻挡膜将位于第二器件隔离槽208之下的有源区204第二次刻蚀成灯泡形，由此形成具有圆底瓶形状的横截面的槽212。圆底的宽度比其颈部(例如，槽212)宽。在该情况下，可以使用有源区204和器件隔离膜206的刻蚀选择性将位于第二器件隔离槽208之下的有源区204选择性地刻蚀成灯泡形。

参照图5A、5B和5C，绝缘膜填充槽212和208，由此形成器件隔离膜214。在一个实施例中，绝缘膜可以包括与器件隔离膜206相同的材料。有源区204'可以由器件隔离膜(206、214)限定。随后，填充槽212的器件隔离膜214被选择性地回刻蚀，使得在第二方向上以预定距离的间隔形成多个孔型槽216。在该实施例中，每个孔型槽216在两个相邻的岛型有源区204'之间的区域中形成。图5A示出了在平面视图中具有矩形的孔型槽216，但是实施例不限于此。

在一个实施例中，当绝缘膜被回刻蚀时，在岛型有源区204'的侧壁上形成的隔层210也被去除。所述预定距离可以大于两个相邻的器件隔离膜206之间的距离。就是说，具 有预定深度的孔型槽216在通过如参照图3A描述的ISO切割掩模而从其中去除了有源区204的每个区域中形成。在一个实施例中，孔型槽216可以被形成为具有位于孔型槽216两侧的有源区204'的预定尺寸的暴露侧壁，并且可以具有由灯泡型器件隔离膜214的顶表面限定的预定深度。结果，岛型有源区204'可以由分别在第二方向和第一方向上的器件隔离膜206和214限定。参照图6A、6B和6C，在孔型槽216的侧壁上形成隔层218。在一个实施例中，隔层218可以包括氧化物膜。

随后，使用隔层218作为刻蚀掩模来刻蚀位于孔型槽216之下的灯泡型器件隔离膜214，直至使衬底200暴露为止。结果，形成槽216A。在一个实施例中，衬底200可以从灯泡型器件隔离膜214的底表面被刻蚀预定深度。

参照图7A、7B和7C，导电膜填充槽216A并且被回刻蚀，使得形成下部体捆绑结构220，以填充槽216A的下部。就是说，在灯泡型器件隔离膜214中形成耦接到衬底200的柱形导电结构。在一个实施例中，用于形成下部体捆绑结构220的导电膜可以包括掺杂多晶硅材料。

参照图8A、8B和8C，在隔层218上形成隔层222。在一个实施例中，隔层222被形成为使隔层218的下部暴露，并且由具有与隔层218不同的刻蚀速率的材料形成。隔层222可以包括氮化物膜。在图8A中，为了图的简化，省略隔层222。

随后，基于隔层218和222的刻蚀选择性通过清洗工艺去除隔层218的暴露的下部，使得位于下体捆绑结构220的两侧的有源区204'的侧壁被部分暴露。结果，形成具有下部比上部宽的槽216B。

参照图9A、9B和9C，导电膜填充暴露出有源区204'的槽216B并且随后被回刻蚀，使得导电膜仅保留在槽216B的下部中。保留的导电膜形成使下部体捆绑结构220和通过槽216B暴露的有源区204'互连的上部体捆绑结构224。在一个实施例中，用于形成上部体捆绑结构224的导电膜可以包括掺杂多晶硅。就是说，BSC(双侧接触)形的上部体捆绑结构224在下部体捆绑结构220之上形成并且共同耦接到位于下部体捆绑结构220两侧的有源区204'。结果，形成了用于将两个相邻的有源区204'耦接到衬底200的柱形体捆绑结构。柱形体捆绑结构具有T形的横截面。

随后，在上部体捆绑结构224之上形成绝缘膜226以填充槽216B的上部，并且随后使绝缘膜226平坦化。在一个实施例中，绝缘膜可以包括氧化物膜。

参照图10A、10B和10C，在图9A、9B和9C的所得结构之上形成限定位线区域的位线掩模228，并且随后使用位线掩模228刻蚀硬掩模图案202、有源区204'和器件隔 离膜206以形成要用于位线的位线槽230。位线槽230在沿第一方向布置的两个相邻的体捆绑结构224之间形成。结果，有源区204'被位线槽230分成两个有源柱体204'a和204'b。在一个实施例中，位线掩模228具有足以覆盖与体捆绑结构相对应的区域的宽度，并且在与对应于线B-B'的第二方向正交交叉的第三方向上延伸。

参照图11A、11B和11C，在位线槽230的侧壁上形成隔层232。在一个实施例中，在位线槽230的侧壁和底部上形成隔层绝缘膜，回刻蚀隔层绝缘膜使得隔层232可以仅在位线槽230的侧壁上形成。在一个实施例中，隔层232可以包括氮化物膜。在图11A中，为了图的简化，省略隔层232。

随后，使用隔层232作为阻挡膜将在位线槽230的底部处暴露的有源区204'刻蚀成灯泡形，从而形成将有源柱体204'a和204'b与衬底200隔离的槽234。

参照图12A、12B和12C，形成绝缘膜以填充槽234。

随后，对绝缘膜进行退火，并且随后对其进行平坦化。随后，将绝缘膜回刻蚀到预定深度，使得绝缘膜仅保持在槽234的下部中，即灯泡形部分中。结果，槽234的从其中去除了绝缘膜的部分形成槽238，并且在衬底200和有源柱体204'a和204'b之间形成绝缘膜236。

参照图13A、13B和13C，在隔层232之上形成隔层240。在一个实施例中，隔层240被形成为在槽238的下侧壁处使隔层232暴露，并且包括具有不同于隔层232的刻蚀速率的材料。隔层240可以包括阻挡金属(例如，TiN)材料。

随后，基于隔层232和240的刻蚀选择性通过清洗工艺去除隔层232的暴露部分，使得位于槽238两侧的有源柱体204'a和204'b的下侧壁暴露。在图3A中，为了图的简化，省略隔层232和240。

参照图14A、14B和14C，利用离子注入或等离子体掺杂(PLAD)通过有源柱体204'a和204'b的暴露部分将杂质注入到有源柱体204'a和204'b中。结果，在有源柱体204'a和204'b中的每个的下部形成位线结区域242。磷(Ph)或砷(As)可以用作等离子体掺杂期间的源。

随后，通过清洗工艺去除隔层240，并且在暴露的有源柱体204'a和204'b中的每个的侧壁上形成位线接触244。在一个实施例中，位线接触244可以包括硅化物膜。在一个实施例中，在槽238的侧壁上形成钴(Co)膜并且随后退火之后，可以通过与有源柱体204'a和204'b中含有的硅进行反应来选择性地将接触有源柱体204'a和204'b的钴(Co)膜转换成硅化钴(CoSix)膜，并且没有与硅结合的剩余的钴可以通过后续清洗 工艺去除。在其他实施例中，该硅化物膜可以包括硅化钛(TiSix)膜、硅化钨(WSix)膜或硅化镍(NiSix)膜。

随后，金属层(未示出)填充槽238，并且随后回刻蚀金属层使得在槽238的下部处形成连接到位线接触244的掩埋位线246。在一个实施例中，金属层可以包括钨(W)。

随后，去除隔层232，在掩埋位线246之上形成盖帽绝缘膜248，使得盖帽绝缘膜248填充槽238的剩余部分以使掩埋位线246绝缘。在一个实施例中，盖帽绝缘膜248可以包括氧化物膜。

参照图15A、15B和15C，使用限定掩埋栅极形成区域的栅极掩模(未示出)来刻蚀硬掩模图案202和228、器件隔离膜206、有源柱体204'a和204'b以及盖帽绝缘膜248，由此形成用于栅极的槽250。槽250沿对应于与掩埋位线246相交叉的线B-B'的第二方向延伸。

随后，基于硅层204'a和204'b、氮化物膜202和228以及氧化物膜206和248的刻蚀选择性来执行湿式加宽工艺，以选择性地刻蚀器件隔离膜206和盖帽绝缘膜248。结果，栅极槽250的宽度增加以暴露有源柱体204'a和204'b中的每个的三个侧壁。在图15A中，加宽的栅极槽250以虚线(即，交替的长虚线和短虚线)形式示出。随后，在栅极槽250的内表面上形成栅极绝缘膜252。在一个实施例中，栅极绝缘膜252可以包括氧化物膜。

参照图16A、16B和16C，形成栅极导电膜254以填充栅极槽250并且随后对其进行回刻蚀，使得栅极导电膜254保留在栅极槽250的下部。在一个实施例中，栅极导电膜254可以包括金属，诸如钛(Ti)、氮化钛(TiN)、钨(W)或者它们的组合。

参照图17A、17B和17C，在栅极导电膜254之上形成绝缘膜，以填充栅极槽250。在一个实施例中，绝缘膜可以包括氧化物膜。

随后，使用线型切割掩模在第二方向上刻蚀栅极导电膜254和填充栅极槽250的绝缘膜256的中心部分，直至牺牲膜205被暴露，由此形成槽260，栅极导电膜254被槽260分成两个部分，例如两个掩埋栅极258。在图17A中，线B-B'的位置不同于图16A和18A中的位置，使得图17C中的位线结构不同于图16C中的结构。

参照图18A、18B和18C，去除被槽260暴露的牺牲膜205。这里，牺牲膜205可以通过剥离工艺去除。

随后，形成绝缘膜262以填充槽260。在使用绝缘膜262填充槽260的工艺期间， 由于从其去除牺牲膜205的空间具有小的开口，因此该空间没有完全被填充绝缘膜262，并且因此该空间的相当大的部分保持是空的，由此形成气隙264。

图19是图示根据另一实施例的半导体器件的横截面视图。

根据该实施例，在体捆绑结构160周围形成气隙170'。尽管图1A至1C中所示的上述实施例示出了在体捆绑结构160和位线结区域150a之间形成灯泡型器件隔离膜120B，但是图19中的该实施例示出了在体捆绑结构160和位线结区域150a之间形成气隙170'。由于在体捆绑结构160和位线结区域150a之间形成气隙170'，因此体捆绑结构160和位线结区域150a之间的寄生电容可以大大减小，因为气隙170'具有比器件隔离膜更高的绝缘特性。

通过刻蚀半导体衬底100形成的有源柱体110可以包括由图19中的箭头表示的垂直沟道区域。半导体衬底100可以包括基于硅的材料。在一个实施例中，半导体衬底100可以包括单晶硅衬底。由于通过刻蚀半导体衬底100形成有源柱体110，因此有源柱体110也可以包括基于硅的材料，诸如单晶硅材料。

有源柱体110可以由多个器件隔离膜限定。有源柱体110可以对应于在通过刻蚀有源区的中心部分而隔离的有源区的两端处形成的区域，并且可以平行布置成线形。根据该实施例，一些器件隔离膜，例如第一器件隔离膜120A，可以布置在有源柱体110之下。因此，有源柱体110可以如在绝缘体上硅(SOI)结构中那样通过相同的方式利用第一器件隔离膜120A与衬底100分离。每个器件隔离膜可以包括氧化物膜。

参照图19，在两个相邻的有源柱体110之间形成用于将相应的有源柱体110耦接到衬底100的体捆绑结构160。形成体捆绑结构160以消除浮体效应，使得在单元晶体管操作期间在沟道区域中生成的空穴向外泄漏到衬底100。在一个实施例中，体捆绑结构160可以在两个相邻的有源柱体之间形成为柱形，使得体捆绑结构160可以共同耦接到两个相邻的有源柱体110。体捆绑结构160的下部耦接到半导体衬底100，并且体捆绑结构160的上部共同耦接到分别安置在体捆绑结构160的上部的左侧和右侧的两个相邻的有源柱体110的体侧壁。气隙170'包围体捆绑结构160的中间部分。该体捆绑结构160可以包括掺杂多晶硅。

每个有源柱体110的三个侧面被栅极140包围，并且在安置于每个有源柱体110中的垂直沟道区域的上部和下部中分别形成结区域150a和150b。就是说，有源柱体110的一个侧壁耦接到体捆绑结构160，并且除了该一个侧壁之外的剩余三个侧壁被栅极140包围。结果，防止出现浮体效应，并且能够充分地获取操作电流。

掩埋位线(BBL)130位于栅极140之下并且形成在有源柱体110之间，使得掩埋位线130在与栅极140的延伸方向相交叉的方向上延伸。因此，如上文所述，耦接到结区域150a的掩埋位线130和耦接到结区域150b的存储节点(未示出)之间的距离充分伸长，并且因而能够减小掩埋位线130和存储节点之间的寄生电容。

位线接触132形成在掩埋位线130的两侧，并且位线接触132耦接到在有源柱体110的下部中形成的位线结区域150a。就是说，掩埋位线130可以具有双侧接触(BSC)结构，所述双侧接触结构共同耦接到有源柱体110的位于其两侧的结区域150a。在一个实施例中，掩埋位线130可以包括金属，诸如钨。位线接触132可以包括硅化物膜。

具体地，在安置于掩埋位线130之间的第二器件隔离膜120C中形成气隙170'，使得较之器件隔离膜120C仅由氧化物膜(或氮化物膜)组成的情况，如图1B中所示，可以更加减少位线130之间的寄生电容。

图20至图25是图示根据一个实施例的用于形成图19中所示的半导体器件的方法的横截面视图。为了便于描述和更好地理解，在为每个图的构成元件指定附图标记时，相同的附图标记被指定给相同的构成元件，尽管它们在不同的图中图示出。以下将给出的描述集中于与参照图1A至18C描述的上述实施例不同的构成元件，但是实施例不限于此。

参照图20，如图2A和2C中所示形成包括牺牲膜(未示出)的器件隔离膜(未示出)，由此形成线型有源区，如图2B中所示。

随后，如图3A和3B中所示，使用ISO切割掩模刻蚀硬掩模图案202、线型有源区和器件隔离膜，由此形成线型器件隔离槽302。通过器件隔离槽302，线型有源区被分成多个岛型有源区304，每个岛型有源区具有在对应于线A-A'的方向上的预定长度。在一个实施例中，器件隔离槽302可以具有大于图3B的器件隔离槽208的深度。

参照图21，在器件隔离槽302的侧壁上形成隔层306。在一个实施例中，隔层306可以包括氧化物膜。

随后，形成导电膜以填充器件隔离槽302，并且随后回刻蚀导电膜。结果，在器件隔离槽302的下部中形成具有预定高度的下部体捆绑结构308。在一个实施例中，用于形成下部体捆绑结构308的导电膜可以包括掺杂多晶硅材料。在另一实施例中，使用隔层306作为阻挡膜部分地刻蚀半导体衬底200的在器件隔离槽302下面的一部分。结果，下部体捆绑结构308的下表面安置在隔层306的底部之下，如图21中所示。

参照图22，部分地刻蚀隔层306，使得隔层306仅保留在器件隔离槽302的下部。 在一个实施例中，隔层306可以通过剥离工艺刻蚀。

随后，不仅在器件隔离槽302的侧壁上形成绝缘膜(未示出)，而且在下部体捆绑结构308的顶表面上形成绝缘膜(未示出)，并且随后回刻蚀绝缘膜，由此形成保留在器件隔离槽302的侧壁上的隔层310。用于隔层310的绝缘膜可以包括超低温氧化物(ULTO)膜。在该实施例中，当在器件隔离槽302的侧壁上以及在下部体捆绑结构308的顶表面上形成绝缘膜时，从其中去除了隔层306的空间的一些部分未被填充绝缘膜。结果，在下部体捆绑结构308和岛型有源区304之间形成气隙312以包围下部体捆绑结构308的中间部分。

参照图23，不仅在隔层310的暴露侧壁上形成绝缘膜，而且在下部体捆绑结构308的顶表面上形成绝缘膜，并且随后回刻蚀绝缘膜以去除在下部体捆绑结构308上形成的绝缘膜，由此形成隔层314。在一个实施例中，用于隔层314的绝缘膜可以包括氮化物膜。

参照图24，使用隔层314作为阻挡膜部分地刻蚀下部体捆绑结构308的上部，使得暴露隔层310的侧壁的一部分。刻蚀下部体捆绑结构308的上部，不暴露气隙312。随后，基于隔层310和314的刻蚀选择性通过清洗工艺刻蚀暴露的隔层310。结果，形成槽316以暴露有源区304的侧壁的位于下部体捆绑结构308的两侧处的部分。

参照图25，形成导电膜以填充槽316，并且随后回刻蚀导电膜，使得形成用于将下部体捆绑结构308连接到安置在下部体捆绑结构308的两侧的两个相邻的有源区304的BSC形的上部体捆绑结构318。在一个实施例中，用于形成上部体捆绑结构318的导电膜可以包括材料与下部体捆绑结构308相同的掺杂多晶硅。结果，形成了具有T形横截面的体捆绑结构。

随后，在上部体捆绑结构318之上形成绝缘膜320以填充槽316的剩余部分，并且对绝缘膜320进行平坦化。在一个实施例中，绝缘膜320可以包括氧化物膜。后续工艺与参照图10A至18C描述的工艺基本上相同，并且因而为了简化说明这里将省略其详细描述。

图26A和26B是图示根据其他实施例的半导体器件的横截面视图。

尽管在图1B和图19的实施例中示出的体捆绑结构160具有T形横截面，但是图26A和26B的实施例中所示的体捆绑结构160'具有Y形横截面。然而，实施例不限于此。

在图26A和26B中，由于体捆绑结构160'之外的其他结构与图1B和图19的结构基本上相同，因此这里为了简化说明将省略其详细描述。

图27是图示根据一个实施例的处理器系统的框图。

参照图27，处理器系统400可以包括中央处理单元(CPU)410、主存储器装置420、储存装置430、输入/输出(I/O)装置440和控制装置450。信息和数据可以通过系统总线460在CPU 410、主存储器装置420、储存装置430、I/O装置440和控制装置450之间传送。

CPU 410可以执行处理器系统400中储存的程序，并且可以执行关于程序的数据处理。例如，CPU 410可以包括寄存器、算术逻辑单元(ALU)、控制装置等。CPU 410可以向主存储器装置420、储存装置430或I/O装置440单向地传送与控制信号相关联的地址、数据或者信息。替选地，与控制信号相关联的地址、数据或者信息可以在CPU 410与主存储器装置420、存储装置430和I/O装置440中的至少一个之间双向地传送。

主存储器装置420可以储存CPU 410要处理的数据，或者可以储存CPU 410已处理的结果数据。此外，主存储器装置420可以储存从I/O装置440接收到的数据，或者还可以储存要输出到I/O装置440的数据。在一个实施例中，主存储器装置420可以包括易失性存储器，诸如动态随机存取存储器(DRAM)。

主存储器装置420可以包括被配置成以比特为单位储存数据的多个单元。主存储器装置420可以包括具有图1A至1C的构成元件的半导体器件、具有图19的构成元件的半导体器件、和具有图26A或26B的构成元件的半导体器件中的至少一种。在一个实施例中，在主存储器装置420的半导体器件中，有源柱体的一个侧壁可以通过体捆绑结构耦接到衬底，并且有源柱体的其他侧壁可以由栅极包围。体捆绑结构的横截面可以具有“T”形或“Y”形。此外，位线可以具有位于栅极之下的BBL(掩埋位线)结构，并且在相邻位线之间可以形成气隙。也可以在体捆绑结构和有源柱体之间形成气隙。

为了便利主存储器装置420的功能，储存装置430可以单独地在储存装置430中储存数据。例如，在储存装置420储存要在主存储器装置420中处理的数据之后，储存装置430可以在必要时向主存储器装置420提供必要数量的数据。储存装置430可以包括磁带、诸如软盘或硬盘的磁盘、紧凑盘只读存储器(CD-ROM)、诸如激光盘或数字多用途盘(DVD)的光盘、闪速存储器、固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、微型安全数字(mSD)卡、微SD卡、高容量安全数字高容量(SDHC)、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。

I/O装置440可以被配置成输入CPU 410要处理的数据以及输出CPU 410已处理的数据。I/O装置440可以包括小键盘、键盘、鼠标、扬声器、麦克风、显示器、打印机、 诸如图形卡的接口装置、通信装置等。通信装置可以包括耦接到有线网络的模块、耦接到无线网络的模块、或者它们的组合。有线网络模块可以包括能够通过传输线路执行数据通信的装置，例如局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络模块可以包括能够不使用传输线路执行数据通信的装置，例如，红外数据协会(IrDA)、无线LAN、Zigbee(无线个域网)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、近场通信(NFC)、无线宽带互联网(Wibro)等。

控制装置450可以控制CPU 410与其他装置420、430和440之间的数据或信号的传送。控制装置450可以是计算机中包括的北桥芯片或南桥芯片。

系统总线460可以用作CPU 410、主存储器装置420、存储装置430、I/O装置440和控制装置450之间的信号传送路径。在一个实施例中，系统总线450可以包括地址总线、数据总线和控制总线。

图27的处理器系统可以包括主板，诸如印刷电路板(PCB)。主板可以支持CPU 410、主存储器装置420和控制装置450。例如，CPU 410或控制装置450可以在单个半导体封装中实现并且容纳在主板上。主板可以是多层电路板。存储装置430和I/O装置440可以被制造成单独的产品，并且可以耦接到安置在主板上的I/O接口装置。系统总线460可以由主存储器装置420、储存装置430、I/O装置440、控制装置450和CPU 410中包括的集成电路(IC)来实现，或者可以由主板中包括的IC来实现。

总之，根据该实施例的处理器系统可以包括具有本发明的半导体器件的半导体封装，或者可以包括配备有包括所述半导体封装的封装模块的主存储器装置。因此，可以防止在主存储器装置中出现浮体效应，因而可以减少相邻位线之间生成的寄生电容，并且提高主存储器装置的电特性。结果，可以提高数据可靠性，并且可以提高处理器系统的整体性能。

图28是图示根据一个实施例的电子装置的框图。

参照图28，电子装置500可以包括处理器510、DRAM 520、访问单元530和输出单元540。信息和数据可以通过系统总线550在处理器510、存储单元520、访问单元530和输出单元540之间传送。

处理器510可以处理多种图像或视频信号。处理器510可以包括图形处理单元(GPU)。

DRAM 520可以储存处理器510已处理的视频数据。DRAM 520可以包括被配置成以比特为单位储存视频数据的多个单元。DRAM 520可以具有图1A至1C的结构、图 19的结构、或者图26A或26B的结构。因此，在DRAM 520中，有源柱体的一个侧壁通过体捆绑结构耦接到衬底，并且其他侧壁可以由栅极包围。体捆绑结构的横截面可以具有“T”形或“Y”形。此外，位线可以具有位于栅极之下的掩埋位线(BBL)结构，并且在相邻位线之间可以形成气隙。此外，可以在体捆绑结构和有源柱体之间形成气隙。

用作接口装置的访问单元530可以将电子装置500耦接到诸如计算机系统的外部处理器系统，使得可以在访问单元530和外部处理器系统的CPU之间传送控制信号和数据。访问单元530可以包括AGP方案或PCI方案。

输出单元540可以将经处理的视频数据输出到诸如显示器的输出装置。

图28的电子装置500可以被实现为图形卡，并且可以包括诸如印刷电路板(PCB)的主板。在一个实施例中，主板可以支持处理器510和DRAM 520。在一个实施例中，处理器510或DRAM 520可以被实现为单个半导体封装，并且随后容纳在主板中。主板可以是多层电路板。

访问单元530和输出单元540中的每个可以包括布置在主板上的输入/输出(I/O)接口装置。系统总线550可以由处理器510、DRAM 520、访问单元530或输出单元540中包括的IC实现，或者可以由主板中包括的IC实现。

总之，根据该实施例的电子装置(图形卡)可以包括具有本发明的半导体器件的DRAM。结果，由于可以防止在DRAM中出现浮体效应，因此可以减少相邻位线之间生成的寄生电容，并且提高主存储器装置的电特性。可以提高数据可靠性，因而还可以提高处理系统的整体性能。

图29是图示根据另一实施例的电子装置的框图。

参照图29，电子装置600可以包括数据储存单元610、存储器控制器620、缓冲(缓存)存储器630和I/O接口640。

数据储存单元610可以在从存储器控制器620接收控制信号时储存从存储器控制器620接收到的数据(DATA)、读取储存的数据(DATA)、并且将读取的数据输出到存储器控制器620。数据储存单元610可以包括至少一个非易失性存储器，其储存即使在不加电时也不改变的数据，例如NOR闪速存储器、NAND闪速存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。

存储器控制器620可以对通过I/O接口640从外部装置(例如，主机装置)接收到 的命令进行译码，并且可以控制数据储存单元610和缓冲存储器630的数据I/O操作。尽管为了便于描述，如图29中所示存储器控制器620由一个块表示，但是存储器控制器620可以包括用于控制数据储存单元610的第一控制器和用于控制包括易失性存储器的缓冲存储器630的第二控制器。在一个实施例中，第一控制器和第二控制器可以彼此独立地布置。

缓冲存储器630可以暂时储存存储器控制器620要处理的数据。换言之，缓冲存储器630可以暂时储存要输入到数据储存单元610/从数据储存单元610输出的数据。缓冲存储器630可以在从存储器控制器620接收控制信号时储存从存储器控制器620接收到的数据(DATA)、读取储存的数据、并且将读取的数据输出到存储器控制器620。缓冲存储器630可以包括易失性存储器，例如动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)等。

I/O接口640可以提供存储器控制器620和外部装置(例如，主机装置)之间的连接，使得I/O接口640可以控制存储器控制器620从外部装置接收数据I/O控制信号，以及与外部装置交换数据。I/O接口640可以包括各种接口协议中的至少一个，这些接口协议包括通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI-express(PCI-E)协议、串行附接SCSI(SAS)、串行ATA(SATA)协议、并行高级技术附件(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型盘接口(ESDI)协议、集成驱动电子装置(IDE)协议等。

在电子装置600中，数据储存单元610或缓冲存储器630可以包括具有图1B的结构、图19的结构、或图26A或26B的结构的半导体器件。因此，在数据储存单元610或缓冲存储器630的半导体器件中，有源柱体的一个侧壁可以通过体捆绑结构耦接到衬底，并且其他侧壁可以由栅极包围。体捆绑结构的横截面可以具有“T”形或“Y”形。此外，位线可以具有位于栅极之下的BBL(掩埋位线)结构，并且在相邻位线之间可以形成气隙。也可以在体捆绑结构和有源柱体之间形成气隙。

图29的电子装置600可以用作主机装置的辅助存储器装置或外部储存装置。存储器系统600可以包括固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、微型安全数字(mSD)卡、微SD卡、高容量安全数字高容量(SDHC)、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑闪存(CF)卡等。

总之，根据该实施例的电子装置可以包括具有本发明的半导体器件的数据储存单元。结果，由于可以防止在半导体器件中出现浮体效应，因此可以减少相邻位线之间生成的寄生电容，并且提高电子装置的电特性。因此，可以提高电子装置的整体性能。

图30是图示根据一个实施例的电子系统的框图。

参照图30，电子系统700可以包括处理器700、DRAM 720、接口装置730和储存装置740。在处理器710、DRAM 720、接口装置730和储存装置740之间可以通过系统总线750传送信息和数据。

根据电子系统700的类别，处理器710可以执行多种操作，并且可以控制电子系统700的其他构成元件720、730和740。例如，处理器710可以执行电子系统700中储存的程序，或者可以执行电子系统700请求的多种操作。

DRAM 720可以从储存装置740接收处理器710要处理的数据、储存接收到的数据、或者暂时储存处理器710已处理的结果数据。DRAM 720可以用作被配置成增加处理器710的处理速度的缓冲器。

DRAM 720可以包括被配置成以比特为单位储存数据的多个单元。DRAM 720可以包括具有图1A至1C的结构、图19的结构、或者图26A或26B的结构的半导体器件。因此，在DRAM 720的半导体器件中，有源柱体的一个侧壁可以通过体捆绑结构耦接到衬底，并且其他侧壁可以由栅极包围。体捆绑结构的横截面可以具有T形或Y形。此外，位线可以具有位于栅极之下的BBL(掩埋位线)结构，并且在相邻位线之间可以形成气隙。也可以在体捆绑结构和有源柱体之间形成气隙。

接口装置730可以向电子系统700传送以及从电子系统700接收外部装置的控制信号或数据，并且可以包括各种显示装置、音频装置、麦克风、触摸屏、小键盘、键盘、鼠标、用户接口、多种有线/无线通信装置等中的任何装置。

储存装置740可以储存处理器710要处理的数据，或者可以储存处理器710已处理的数据。储存装置740可以具有非易失特性，并且可以与DRAM 720协同地依次提供处理器710要处理的数据。在一些实施例中，电子系统700可不包括储存装置740，而是可以仅包括处理器710、DRAM 720和接口装置730。

电子系统700可以包括诸如印刷电路板(PCB)的主板。处理器710或DRAM 720可以在单个半导体封装中实现并且可以容纳在主板中。DRAM 720可以被配置成封装模块的形式并且耦接到主板。接口装置730或储存装置740可以被制造为单独的产品并且可以耦接到电子系统700，使得接口装置730或储存装置740可以向主板传送以及从主板接收信号。系统总线750可以由处理器700、DRAM 720、接口装置730或储存装置740中包括的集成电路(IC)实现，或者可以由主板中包括的IC实现。

图30的电子系统700可以包括被配置成使用处理器操作的一个或更多个系统，例 如，个人计算机(PC)、服务器、个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、企业数字助理(EDA)、数位相机、数字视频相机、全球定位系统(GPS)、语音记录器、通讯装置、视听(AV)系统、智能电视、其他嵌入式系统等。

总之，根据该实施例的电子系统可以包括具有本发明的半导体器件的DRAM。结果，由于可以防止在DRAM中出现浮体效应，因此可以减少相邻位线之间生成的寄生电容，并且提高DRAM的电特性。因此，可以提高数据可靠性并且还可以提高电子系统的整体性能。

如根据以上描述而清楚的，根据实施例的垂直沟道半导体器件可以防止在其中出现浮体效应。

此外，根据实施例的垂直沟道半导体器件可以减少相邻的掩埋位线之间的寄生电容。

本领域技术人员将认识到，在不偏离本公开的实施例的精神和基本特性的情况下，这些实施例可以通过不同于这里阐述的方式的其他方式实施。因此以上实施例在所有方面应被解释为说明性的而非限制性的。

本公开的以上实施例是说明性和非限制性的。各种替选方案和等同方案是可能的。本发明不受这里描述的实施例限制。实施例也不限于任何特定类型的半导体器件。例如，本公开的实施例可以在动态随机存取存储器(DRAM)器件或非易失性存储器件中实现。在考虑本公开的情况下，其他添加、删减或修改是明显的，并且旨在落入所附权利要求的范围内。

附图中各元件的符号

100：半导体衬底

110：有源柱体

120：器件隔离膜

130：掩埋位线

132：位线接触

140：栅极

150a、150b：结区域

160：体捆绑结构

170：气隙

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体器件，包括：

第一有源柱体和第二有源柱体，每个有源柱体具有布置在与衬底的主表面垂直的方向上的沟道区域；

绝缘膜，限定所述第一有源柱体和所述第二有源柱体，并且使所述第一有源柱体和所述第二有源柱体与所述衬底分离；

第一栅极，安置在所述第一有源柱体和所述第二有源柱体之间，并且安置在所述第一有源柱体的横向表面之上；

第二栅极，安置在所述第一有源柱体和所述第二有源柱体之间，并且安置在所述第二有源柱体的横向表面之上；以及

位线，安置在所述第一栅极和所述第二栅极之下，并且耦接和安置在所述第一有源柱体和所述第二有源柱体之间。

技术方案2.根据技术方案1所述的半导体器件，还包括：

第一体捆绑结构，将所述第一有源柱体耦接到所述衬底，所述第一体捆绑结构包括导电材料；以及

第二体捆绑结构，将所述第二有源柱体耦接到所述衬底，所述第二体捆绑结构包括导电材料。

技术方案3.根据技术方案2所述的半导体器件，其中，所述第一体捆绑结构和所述第二体捆绑结构中的每个具有柱形。

技术方案4.根据技术方案2所述的半导体器件，还包括：

第一气隙，安置在所述第一体捆绑结构和所述第一有源柱体之间；以及

第二气隙，安置在所述第二体捆绑结构和所述第二有源柱体之间。

技术方案5.根据技术方案4所述的半导体器件，还包括：

第三气隙，掩埋在所述绝缘膜中并且安置在相邻的位线之间。

技术方案6.根据技术方案2所述的半导体器件，其中，所述第一体捆绑结构的横截面具有T形或Y形。

技术方案7.根据技术方案1所述的半导体器件，其中，所述第一栅极设置在所述第一有源柱体的第一侧面、第二侧面和第三侧面之上，所述第二栅极设置在所述第二有源柱体的第一侧面、第二侧面和第三侧面之上。

技术方案8.一种半导体器件，包括：

有源柱体，与衬底分离；

栅极，安置在所述有源柱体的横向表面之上；

绝缘膜，使所述有源柱体与所述衬底分离；

掩埋位线，安置在所述绝缘膜和所述栅极之间，并且耦接到所述有源柱体的下部；以及

体捆绑结构，具有柱形，并且将所述有源柱体耦接到所述衬底。

技术方案9.根据技术方案8所述的半导体器件，其中，所述有源柱体是第一有源柱体，所述器件还包括：

第二有源柱体，设置在所述第一有源柱体的相对于所述体捆绑结构的相对侧，

其中，所述体捆绑结构具有被配置成将所述第一有源柱体和所述第二有源柱体耦接到所述衬底的双侧接触结构。

技术方案10.根据技术方案9所述的半导体器件，其中，所述体捆绑结构的横截面具有T形或Y形。

技术方案11.根据技术方案9所述的半导体器件，其中，所述体捆绑结构包括：

上结构，耦接到所述第一有源柱体和所述第二有源柱体；以及

下结构，将所述上结构耦接到所述衬底。

技术方案12.根据技术方案8所述的半导体器件，其中，所述栅极设置在所述有源柱体的第一侧面、第二侧面和第三侧面之上。

技术方案13.根据技术方案8所述的半导体器件，还包括：

第一气隙，设置在所述体捆绑结构和所述有源柱体之间。

技术方案14.根据技术方案13所述的半导体器件，还包括：

第二气隙，设置在所述掩埋位线和与其相邻设置的掩埋位线之间。

技术方案15.一种半导体器件，包括：

有源柱体，通过绝缘膜与衬底分离；

栅极，设置在所述有源柱体的横向表面之上；

掩埋位线，设置在所述绝缘膜和所述栅极之间，并且耦接到所述有源柱体的下部；

体捆绑结构，将所述有源柱体耦接到所述衬底；以及

第一气隙，设置在所述体捆绑结构和所述有源柱体之间。

技术方案16.根据技术方案15所述的半导体器件，还包括：

第二气隙，设置在所述掩埋位线和与其相邻设置的掩埋位线之间。

技术方案17.根据技术方案15所述的半导体器件，其中，所述体捆绑结构的横截面具有T形或Y形。

技术方案18.根据技术方案14所述的半导体器件，其中，所述栅极设置在所述有源柱体的第一侧面、第二侧面和第三侧面之上。