半导体器件的结构和方法与流程

本发明涉及集成电路器件，更具体地，涉及半导体器件的结构和方法。

背景技术：

半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都具有比前一代IC更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，使用制造工艺可以构建的最小组件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增大了处理和制造IC的复杂性。

例如，随着通过各种技术节点按比例缩小诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件，已经使用外延(epi)半导体材料实现应变的源极/漏极部件(例如，应力源区)以增强载流子迁移率并且改进器件性能。形成具有应力源区的MOSFET通常外延生长硅(Si)以形成用于n型器件的凸起的源极和漏极(S/D)部件以及外延生长硅锗(SiGe)以形成用于p型器件的凸起的S/D部件。已经采用针对这些S/D部件的形状、配置和材料的各种技术以进一步改进晶体管器件性能。虽然现有的方法对于它们的预期目的通常能够满足，但是它们不是在所有方面都完全令人满意。

技术实现要素：

为了解决现有技术中存在的问题，本发明提供了一种形成半导体器件的方法，包括：提供具有第一器件区和第二器件区的半导体衬底，其中，所述第一器件区包括第一源极/漏极(S/D)区，并且所述第二器件区包括多个第二S/D区；在所述第一S/D区中蚀刻多个第一凹槽，并且在所述第 二S/D区中蚀刻多个第二凹槽；在所述第一凹槽中生长第一多个第一外延部件，并且在所述第二凹槽中生长第二多个第一外延部件；以及在所述第一多个第一外延部件上方生长第三多个第二外延部件，并且在所述第二多个第一外延部件上方生长第四多个第二外延部件，其中，所述第三多个第二外延部件合并为合并的第二外延部件，而所述第四多个第二外延部件彼此分隔开。

在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开。

在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe。

在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均具有在从约10％至约80％的范围内的Ge与Si的比率。

在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，掺杂剂浓度在从约2×e²⁰cm^-3至约3×e²¹cm^-3的范围内。

在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通过周期沉积和蚀刻(CDE)工艺形成的SiGe。

在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通过周期沉积和蚀刻(CDE)工艺形成的SiGe，其中，形成所述第一外延部件的所述CDE工艺使用在H₂中具有约1％至约10％的GeH₄的沉积气体混合物、蚀刻气体HCl，并且所述沉积气体混合物的流量与所述蚀刻气体的流量的比率为约2.5至约10。

在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通过周期沉积和蚀刻(CDE)工艺形成的SiGe，其中，形成所述第一外延部件的所述CDE工艺使用在H₂中具有约1％至约10％的GeH₄的沉积气体混合物、蚀刻气体HCl，并且所述沉积气体混合物的流量与所述蚀刻气体的流量的比率为约2.5至约10，其中，所述沉积气体混合物的流量为约100标准立方厘米每分钟(sccm)至约1000sccm，并且所述蚀刻气体的流量为约50sccm至约1000sccm。

在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通过周期沉积和蚀刻(CDE)工艺形成的SiGe，其中，形成所述第三外延部件的所述CDE工艺使用在H₂中具有约1％至约10％的GeH₄的沉积气体混合物、蚀刻气体HCl，并且所述沉积气体混合物的流量与所述蚀刻气体的流量的比率为约2.5至约10。

在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述半导体衬底是硅衬底，并且所述合并的第二外延部件提供位于(100)硅晶面中的顶面。

在上述方法中，其中，所述多个第一凹槽包括至少三个凹槽。

在上述方法中，其中，所述第一器件区用于形成逻辑场效应晶体管(FET)器件，并且所述第二器件区用于形成SRAM FET器件。

根据本发明的另一方面，提供了一种形成FinFET器件的方法，包括：提供具有第一器件区和第二器件区的硅衬底，其中，所述第一器件区包括第一硅鳍，并且所述第二器件区包括多个第二硅鳍；在所述第一硅鳍的S/D区中蚀刻多个第一凹槽，并且在所述第二硅鳍的S/D区中蚀刻多个第二凹槽；在所述第一凹槽中生长第一多个第一外延部件，并且在所述第二凹槽中生长第二多个第一外延部件；在所述第一多个第一外延部件上方生长第三多个第二外延部件，并且在所述第二多个第一外延部件上方生长第四多个第二外延部件，其中，所述第三多个第二外延部件合并为合并的第二外延部件，而所述第四多个第二外延部件彼此分隔开；以及在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开。

在上述方法中，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括用于形成p型器件的凸起的S/D部件的SiGe。

在上述方法中，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括用于形成n型器件的凸起的S/D部件的Si。

在上述方法中，其中，所述第一器件区用于逻辑FinFET器件，并且所述第二器件区用于SRAM FinFET器件。

根据本发明的又一方面，提供了一种半导体器件，包括：衬底，具有第一器件区和第二器件区，其中，所述第一器件区包括第一源极/漏极(S/D)区，并且所述第二器件区包括多个第二S/D区；多个第一凹槽，位于所述第一S/D区中；第一外延部件，具有底部和位于所述底部上方的顶部，其中，每个所述底部均位于所述第一凹槽中的一个中，并且所述顶部位于所 述第一S/D区上方；多个第二凹槽，每个所述第二S/D区中均具有一个所述第二凹槽；以及多个第二外延部件，每个所述第二外延部件均具有位于所述第二凹槽中的一个中的底部，其中，所述第二外延部件彼此分隔开。

在上述半导体器件中，其中，所述第一外延部件和所述第二外延部件均包括SiGe。

在上述半导体器件中，其中，所述第一外延部件是逻辑场效应晶体管(FET)器件的凸起的S/D部件，并且每个所述第二外延部件是存储FET器件的凸起的S/D部件。

在上述半导体器件中，其中，所述衬底是硅衬底，并且所述第一S/D区和所述第二S/D区形成在所述衬底的硅鳍中。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A示出了根据本发明的各个方面构建的半导体器件。

图1B示出了根据实施例的位于图1的半导体器件的两个区域中的外延生长的S/D部件。

图2示出了根据本发明的各个方面的形成半导体器件的方法的框图。

图3示出了根据图2的方法的实施例的处于制造的中间步骤的半导体器件的立体图。

图4A至图8B示出了根据实施例的根据图2的方法形成目标半导体器件的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施 例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。本发明通常涉及半导体器件及其形成方法。具体地，本发明涉及在包括鳍式FET(FinFET)的场效应晶体管(FET)中形成凸起的S/D部件。

图1A示出了根据本发明的各个方面构建的半导体器件100。在所示的实施例中，半导体器件100包括多个器件区。具体地，半导体器件100包括第一器件区102a和第二器件区102b。第一器件区102a包括诸如组合逻辑元件和时序逻辑元件(例如，AND、OR、NAND、反相器、触发器和更多的复杂逻辑电路)的逻辑器件。第二器件区102b包括诸如静态随机存取存储器(SRAM)器件的存储器件。在区域102a和102b中，逻辑器件和存储器件包括作为有源部件的晶体管，诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)和互补金属氧化物半导体(CMOS)晶体管。例如，图1A示出了具有两个上拉(PU)FET、两个下拉(PD)FET和两个传输门(PG)FET的一个SRAM单元。在各个实施例中，由逻辑器件组成的晶体管和由存储器件组成的晶体管可以具有不同的设计和制造需求。例如，可以针对速度、功率或它们的组合设计和制造逻辑器件区102a中的晶体管，同时可以针对密度设计和制造存储器件区102b中的晶体管。此外，第一区和第二区中的晶体管均可以包括外延生长的S/D部件(例如，应力源区)以增强载流子迁移率和改进器件性能。

图1B示出了根据实施例的逻辑器件区102a的部分和存储器件区102b 的部分的截面图。为了简化的目的，这两个部分也分别称为逻辑器件区102a和存储器件区102b。

参照图1B，在共用衬底104上方形成部分102a和102b。逻辑器件部分102a包括形成在衬底104的S/D区114中和上方的外延部件110。存储器件部分102b包括形成在多个S/D区154(示出两个)中和上方的多个外延部件150(示出两个)。具体地，外延部件110包括多个第一部分116和第二部分118。每个第一部分116均从S/D区114中的凹槽生长出。第二部分118初始在每个单独的第一部分116上方生长并且最终合并为位于S/D区114上方的一个工件。特别地，第二部分118提供适合于形成其他部件的平坦顶面120。在实施例中，可以在平坦顶面120上方形成硅化物部件。在本实施例中，外延部件110还包括在平坦顶面120上方生长的第三部分122。此外，可以在第三部分122上方形成硅化物部件。第二部分118和第三部分122共同称为外延部件110的顶部；而第一部分116称为外延部件110的底部。在实施例中，第一部分116、第二部分118和第三部分122具有相同的材料。在这种情况下，它们之间可能不存在界面并且三个外延部件可以集成为一个晶体结构。可选地，三个部分可以具有不同的半导体材料、可以掺杂有不同的掺杂剂、或可以具有不同的掺杂剂浓度。

仍参照图1B，每个外延部件150均包括底部156和顶部158。底部156从相应的S/D区154中的凹槽生长出。顶部158在相应的第一部分156上方生长。各个外延部件150彼此分隔开(它们不合并)。

单独地调节外延部件110和150以向半导体器件100提供益处。具体地，调节外延部件110以改进逻辑器件的器件性能，并且调节外延部件150以改进存储器件的器件性能。例如，外延部件110可以制造为更高和更大的覆盖区，从而提供更大的应力以改进逻辑器件的性能。此外，外延部件110为S/D接触件形成提供较大的面积，从而减小逻辑器件的S/D接触电阻。在实施例中，每个外延部件110和150均包括用于p型器件的硅锗(SiGe)并且还可以掺杂有诸如硼或铟的p型掺杂剂。在另一实施例中，每个外延部件110和150均包括用于n型器件的硅并且还可以掺杂有诸如磷、砷或它们的组合的n型掺杂剂。

图2示出了根据本发明的各个方面的形成诸如半导体器件100的半导体器件的方法200的框图。除了权利要求中明确列举的，方法200是实例，并不旨在限制本发明。可以在方法200之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以代替、消除或移动一些描述的操作。下面结合图3至图8B描述方法200，图3至图8B是根据本发明的各个方面的半导体器件300的立体图和截面图。

如将示出的，器件300示出了位于衬底的两个区域中的三个FinFET。为了简化和易于理解的目的提供器件300，并且不必将实施例限制于任何类型的器件、任何数量的器件、任何数量的区域或区域的结构的任何配置。例如，相同的发明构思可以应用于制造平面FET器件。此外，器件300可以是在处理IC或其部分期间所制造的中间器件，IC或其部分可以包括静态随机存取存储器(SRAM)和/或逻辑电路；诸如电阻器、电容器和电感器的无源部件；以及诸如PFET、NFET、FinFET、MOSFET、CMOS晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合的有源部件。

在操作202中，方法200(图2)接收具有形成在其上的栅极结构的衬底302。参照图3，在本实施例中，衬底302是硅衬底。可选地，衬底302可以包括其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在又另一可选实施例中，衬底302是诸如掩埋介电层的绝缘体上半导体(SOI)。

仍参照图3，衬底302还包括诸如p阱和n阱的有源区以用于形成有源器件。在本实施例中，衬底302包括第一器件区302a和第二器件区302b。第一器件区302a包括适合于形成逻辑器件的FET的鳍304a。第二器件区302b包括适合于形成存储器件的FET的两个鳍304b。在本发明中，鳍304a和304b被认为是衬底302的部分。如图3所示，鳍304a基本宽于每个单独的鳍304b。在本实施例中，鳍304a比单独的鳍304b宽约3倍。可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍304a/304b。光刻工艺可以包括:在衬底302上面形成光刻胶层(抗蚀剂)，曝光光刻胶成一图案，实施曝 光后烘烤工艺，以及显影光刻胶以形成包括光刻胶的掩蔽元件。然后掩蔽元件用于在衬底302内蚀刻凹槽，从而在衬底302上留下鳍304a/304b。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。可选地，可以使用双重图案化光刻(DPL)工艺形成鳍304a/304b。形成鳍304a/304b的方法的许多其他实施例可以是合适的。

仍参照图3，鳍304a和304b由隔离结构306分隔开。隔离结构306可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构306可以是浅沟槽隔离(STI)部件。在实施例中，通过在衬底302中蚀刻沟槽(例如，作为鳍304a/304b的形成工艺的部分)来形成隔离结构306。然后可以用隔离材料填充沟槽，随后进行化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构是可能的。隔离结构306可以包括例如具有一个或多个热氧化物衬垫层的多层结构。

仍参照图3，器件300还包括位于衬底302上方的第一栅极结构308a和第二栅极结构308b。特别地，第一栅极结构308a位于第一区302a中，与鳍304a接合；并且第二栅极结构308b位于第二区302b中，与鳍304b接合。每个栅极结构308a/308b均可以包括栅极介电层、栅电极层和一个或多个额外的层。在实施例中，栅极结构308a/308b包括多晶硅。在一些实施例中，栅极结构308a/308b是牺牲栅极结构，即，最终栅极堆叠件的预留位置。

图4A是沿着图3的线“1-1”截取的器件300的截面图。图4B是沿着图3的线“2-2”截取的器件300的截面图，示出了相同的图中的第一区302a和第二区302b。参照图4A，在本实施例中，栅极结构308a/308b与鳍304a/304b接合并且有效地将鳍分成三个区域。在鳍304a中，存在邻近栅极结构308a的S/D区310a和位于栅极结构308a下方的沟道区312a。在鳍304b中，存在邻近栅极结构308b的S/D区310b和位于栅极结构308b下方的沟道区312b。

仍参照图4A，在本实施例中，每个栅极结构308a/308b均包括氧化物层322a/322b、栅电极层324a/324b和栅极间隔件326a/326b。栅极结构 308a/308b可以包括诸如硬掩模层和覆盖层的其他层。氧化物层322a/322b可以包括诸如氧化硅的介电材料并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。栅电极层324a/324b可以包括单层或多层结构并且可以包括多晶硅。可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺形成栅电极层324a/324b。栅极间隔件326a/326b可以包括单层或多层结构并且可以包括诸如氮化硅(SiN)的介电材料。可以通过ALD、热沉积或其他合适的方法形成栅极间隔件326a/326b。

参照图4B，鳍304a提供相对较宽的顶面314a。鳍304b相对较窄并且具有中心至中心间距“P₁”。在实施例中，使用诸如离子注入的工艺轻掺杂每个鳍304a/304b。例如，离子注入工艺可以利用诸如磷(P)或砷(As)的用于NFET器件的n型掺杂剂和诸如硼(B)或铟(In)的用于PFET器件的p型掺杂剂。

方法200(图2)进行至操作204以蚀刻鳍304a和304b，从而在相应的S/D区310a和310b中形成凹槽。参照图5A和图5B，在S/D区310a和310b中分别形成多个凹槽328a和328b。在实施例中，一个或多个光刻工艺用于限定将被蚀刻的区域。在实施例中，在每个S/D区310a中形成至少两个凹槽，而在每个S/D区310b中仅形成一个凹槽。在图5B中示出的实施例中，在每个S/D区310a中形成具有间距“P₂”的三个凹槽328a。在邻近栅极结构308a/308b的S/D区310a/310b中形成凹槽328a/328b。凹槽328a/328b可以具有垂直侧壁、锥形侧壁或其他轮廓。蚀刻工艺可以是干(等离子体)蚀刻、湿蚀刻等。在实施例中，蚀刻工艺包括利用HBr/Cl₂/O₂/He的组合的干蚀刻工艺。在另一实施例中，蚀刻工艺包括利用GeH₄/HCl/H₂/N₂的组合的干蚀刻工艺。在蚀刻工艺之后，可以实施清洗工艺，清洗工艺用氢氟酸(HF)溶液或其他合适的溶液清洗凹槽328a/328b。

方法200(图2)进行至操作206以在凹槽328a/328b中生长多个第一外延部件。参照图6A和图6B，在凹槽328a和328b中分别生长第一外延部件330a和330b。随着外延生长工艺继续进行，第一外延部件330a/330b进一步延伸出相应的凹槽。如图6B所示，每个第一外延部件330a/330b均 可以视为具有三个部分(或区段)：底部“B”、中间部分“M”和顶部“T”。底部位于相应的凹槽(例如，图5B的凹槽328a)中。中间部分位于底部上方并且邻近相应的S/D区的顶面(例如，图4B的表面314a)。顶部在中间部分上方向上延伸。第一外延部件330a/330b是用于形成凸起的S/D部件的半导体材料。在本实施例中，第一外延部件330a/330b包括用于形成p型器件的凸起的S/D部件的SiGe。此外，外延生长工艺用诸如硼或铟的p型掺杂剂原位掺杂生长的SiGe以形成p型器件的掺杂的SiGe部件。例如，SiGe可以掺杂有掺杂剂浓度在从约2×e²⁰cm^-3至约3×e²¹cm^-3的范围内的硼。在另一实施例中，第一外延部件330a/330b包括用于形成n型器件的凸起的S/D部件的硅。在又一实施例中，外延生长工艺用诸如磷或砷或它们的组合的n型掺杂剂原位掺杂生长的硅以形成n型器件的掺杂的硅部件。在实施例中，外延生长工艺是使用硅基前体气体的低压化学汽相沉积(LPCVD)工艺。在另一实施例中，外延生长工艺是选择性外延生长(SEG)工艺。

在本实施例中，外延生长工艺是周期沉积/蚀刻(CDE)工艺。CDE工艺是用于沉积和蚀刻效果的使用具有氯的前体的两个周期操作并且在凹槽328a/328b中选择性沉积半导体材料。在沉积的第一周期中，各种化学物质用作前体以外延生长半导体材料。在第二周期中，含氯气体(诸如HCl、Cl₂或它们两者)用于蚀刻。CDE工艺重复这两个周期，直到形成第一外延部件330a/330b。

在本实施例中，半导体材料是Ge与Si的比率在从约10％至约80％的范围内的SiGe，并且通过CDE工艺形成第一外延部件330a/330b。例如，CDE工艺可以使用HCl作为蚀刻气体并且使用GeH₄和H₂的气体混合物作为沉积气体，GeH₄和H₂的气体混合物在H₂中包含约1％至约10％的GeH₄。如图6B所示，在CDE工艺期间，调节沉积气体流量和蚀刻气体流量以产生更垂直的外延部件。由于半导体材料的生长速率通常是方向依赖的，所以这是可能的。例如，对于硅晶体，晶向[100]处的生长速率大于晶向[110]处的生长速率，而晶向[110]处的生长速率大于晶向[111]处的生长速率(数字“1”和“0”是米勒指数)。通过调节半导体材料的沉积速率和蚀刻速 率，可以调节外延部件330a/330b以在特定方向上生长。在图6A和图6B中示出的实施例中，“z”轴表示晶向[100]，“x”轴表示晶向[110]，而“y”轴表示表示晶向[111]。调节外延部件330a/330b以沿着“z”轴比沿着“x”和“y”轴生长得更多。在实施例中，为了以CDE工艺形成第一外延部件330a/330b，将GeH₄和H₂的沉积气体混合物的流量设定为约100标准立方厘米每分钟(sccm)至约1000sccm，将蚀刻气体HCl的流量设置为约50sccm至约1000sccm，并且将沉积气体混合物的流量与蚀刻气体的流量的比率设置为约2.5至约10。

在实施例中，当它们生长时，第一外延部件330a的中间部分合并(未示出)。如之后将在本发明中示出的，这可以是预期的并且可以通过对沟道区312a产生更多的应力而有益于最终器件。然而，第一外延部件330b保持彼此分隔开。在实施例中，操作206通过相同的工艺生长外延部件330a和330b。这消除了对用于覆盖区域302a或区域302b的掩蔽元件的需求。

方法200(图2)进行至操作208以在第一外延部件330a和330b上方分别生长多个第二外延部件332a和332b。参照图7A和图7B，在第一外延部件330a/330b上方并且在S/D区310a/310b上方生长第二外延部件332a/332b。特别地，第二外延部件332a合并为一个工件，称为合并的第二外延部件332a，而第二外延部件332b彼此分隔开。在本实施例中，合并的第二外延部件332a提供平行于表面314a(图4B)的平坦顶面334a。在实施例中，衬底302是硅衬底，并且表面314a和334a位于硅晶面(100)中。可选地，表面314a和334a可以位于另一硅晶面中。相反，第二外延部件332b不具有这样的平坦顶面，并且它们的表面334b位于不同的晶面中，诸如硅晶面(111)。在本实施例中，合并的第二外延部件332a向位于逻辑器件区302a中的器件300提供益处。例如，合并的第二外延部件332a减小S/D电阻并且增强沟道区312a中的载流子迁移率。另一方面，第二外延部件332b保持分隔开以避免存储器件区302b中的两个S/D区短路。

在实施例中，操作208使用与操作206中类似的外延生长工艺。例如，操作208也可以使用CDE工艺来生长第二外延部件332a/332b。然而，操作208可以使用沉积气体流量和蚀刻气体流量之间的不同比率。例如，可 以调节操作208以允许硅在晶向[111]上生长，从而使得第二外延部件332a可以适当地合并。在实施例中，通过相同的工艺并且以大约相同的生长速率生长第二外延部件332a和332b。在又一实施例中，设计间距“P₁”和“P₂”，使得当第二外延部件332a适当地合并为一个工件时，第二外延部件332b仍通过设计裕度而彼此清晰。

方法200(图2)进行至操作210以在合并的第二外延部件332a上方生长第三外延部件336，同时保持第二外延部件332b彼此分隔开。参照图8A和图8B，在表面334a上方生长第三外延部件336。在实施例中，操作210使用与操作206中类似的外延生长工艺。例如，操作210也可以使用CDE工艺来生长第三外延部件336。在本实施例中，由于表面334a位于(100)晶面中，而表面334b不位于(100)晶面中(例如，它们位于(111)平面中)，调节操作210的外延生长工艺以沿着“z”轴在表面334a上生长半导体材料，但是不在表面334b上生长半导体材料。例如，CDE工艺可以使用H₂中约1％至约10％的GeH₄的沉积气体混合物、蚀刻气体HCl、以及为约2.5至约10的沉积气体混合物的流量与蚀刻气体的流量的比率。

在本实施例中，第一外延部件330a、第二外延部件332a和第三外延部件336共同称为外延部件340a。外延部件340a具有为第一外延部件330a的底部(图6B中的“B”)的多个底部。外延部件340a具有顶部，该顶部包括第一外延部件330a的中间部分和顶部(图6B)、第二外延部件332a和第三外延部件336。在实施例中，第一外延部件330a、第二外延部件332a和第三外延部件336具有相同的材料。例如，它们是掺杂有相同浓度的硼的SiGe部件。在这种情况下，它们之间可能不存在界面，并且三个外延部件可以集成为一个晶体结构。可选地，该三个外延部件可以具有不同的半导体材料、可以掺杂有不同的掺杂剂、或可以具有不同的掺杂剂浓度。

在本实施例中，一对第一外延部件330b和第二外延部件332b共同称为外延部件340b。在存储器件区302b中存在多个外延部件340b(示出两个)，并且多个外延部件340b彼此分隔开。每个外延部件340b均具有为第一外延部件330b的底部(图6B中的“B”)的底部。每个外延部件340b均具有顶部，该顶部包括第一外延部件330b的中间部分和顶部(图6B) 以及第二外延部件332b。在实施例中，第一外延部件330b和第二外延部件332b具有相同的材料。在这种情况下，它们之间可能不存在界面，并且这两个外延部件可以集成为一个晶体结构。可选地，这两个外延部件可以具有不同的半导体材料、可以掺杂有不同的掺杂剂、或可以具有不同的掺杂剂浓度。

方法200(图2)进行至操作212以形成最终器件。这包括多种工艺。在一个实例中，在外延部件336和332b上形成硅化物部件。例如，可以通过以下步骤来形成诸如硅化镍的硅化物部件：在外延部件上方沉积金属层，退火金属层，使得金属层与外延部件中的硅发生反应以形成金属硅化物部件，以及然后去除未反应的金属层。在方法200的实施例中，可以跳过操作210，并且将图7A至图7B中示出的器件300传送至操作212。在又一实施例中，可以在外延部件332a和332b上形成硅化物部件。可以实施其他步骤以完成半导体器件300的制造。例如，操作212可以可选择地代替伪栅极结构；形成层间介电层(ILD)；形成源极接触件、漏极接触件和栅极接触件；形成通孔；形成金属互连件；和/或实施其他工艺。

虽然不旨在限制，但是本发明的一个或多个实施例向半导体器件及其形成提供了许多益处。例如，可以通过相同的外延生长工艺在逻辑器件区和存储器件区的源极/漏极区中选择性地生长外延部件。这简化了掩模制造工艺和器件制造工艺。例如，逻辑器件区中的外延部件可以生长为比存储器件区中的外延部件具有更宽和更高的轮廓。在本发明的各个实施例中，这可以通过控制S/D凹槽蚀刻、外延沉积速率和蚀刻速率、以及外延部件方向来实现。逻辑器件区中的更宽和更高的外延部件为改进逻辑器件的性能提供足够的应力。它们也减小了逻辑器件的S/D接触电阻。同时，存储器件区中的外延部件受到良好控制以具有较窄的轮廓，从而使得改进了存储器件区中的器件密度。

在一个示例性方面中，本发明针对一种形成半导体器件的方法。该方法包括提供具有第一器件区和第二器件区的半导体衬底，其中，第一器件区包括第一源极/漏极(S/D)区，并且第二器件区包括多个第二S/D区。该方法还包括：在第一S/D区中蚀刻多个第一凹槽并且在第二S/D区中蚀 刻多个第二凹槽，以及在第一凹槽中生长第一多个第一外延部件并且在第二凹槽中生长第二多个第一外延部件。该方法还包括在第一多个第一外延部件上方生长第三多个第二外延部件并且在第二多个第一外延部件上方生长第四多个第二外延部件，其中，第三多个第二外延部件合并为合并的第二外延部件，而第四多个第二外延部件彼此分隔开。

在另一示例性方面，本发明针对一种形成FinFET器件的方法。该方法包括提供具有第一器件区和第二器件区的硅衬底，其中，第一器件区包括第一硅鳍，并且第二器件区包括多个第二硅鳍。该方法还包括：在第一硅鳍的S/D区中蚀刻多个第一凹槽并且在第二硅鳍的S/D区中蚀刻多个第二凹槽，以及在第一凹槽中生长第一多个第一外延部件并且在第二凹槽中生长第二多个第一外延部件。该方法还包括在第一多个第一外延部件上方生长第三多个第二外延部件并且在第二多个第一外延部件上方生长第四多个第二外延部件，其中，第三多个第二外延部件合并为合并的第二外延部件，而第四多个第二外延部件彼此分隔开。该方法还包括在合并的第二外延部件上方生长第三外延部件，同时保持第四多个第二外延部件彼此分隔开。

在另一示例性方面，本发明针对一种半导体器件。该半导体器件包括具有第一器件区和第二器件区的衬底，其中，第一器件区包括第一源极/漏极(S/D)区，并且第二器件区包括多个第二S/D区。该半导体器件还包括位于第一S/D区中的多个第一凹槽。该半导体器件还包括具有底部和位于底部上方的顶部的第一外延部件，其中，每个底部均位于第一凹槽中的一个中，并且顶部位于第一S/D区上方。该半导体器件还包括：多个第二凹槽，每个第二S/D区中具有一个第二凹槽，以及多个第二外延部件，每个第二外延部件均具有位于第二凹槽中的一个中的底部，其中，第二外延部件彼此分隔开。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。