半导体元件及其制造方法与流程

本发明是有关于一种半导体元件及其制造方法。

背景技术：

随着半导体元件的集成化，为了达到高密度以及高效能的目标，在制造半导体元件时，倾向形成向上堆栈的结构，以更有效利用晶圆面积。因此，具有高深宽比(high aspect ratio)的半导体结构经常出现在小尺寸元件中。

制造上述具有高深宽比的半导体结构，通常会进行多次的刻蚀，以形成不同图案的材料层。然而，由于尺寸微小化，造成对准不易、刻蚀工艺不易掌控或刻蚀后图形产生形变，甚至导致结构倒塌，而可能影响半导体元件工艺的良率。因此，如何减少刻蚀工艺的次数，及降低刻蚀后图形产生形变或结构倒塌的现象，为当前所需研究的课题。

技术实现要素：

本发明提供一种半导体元件的制造方法，可减少刻蚀工艺的次数，并降低刻蚀后图形产生形变或结构倒塌的现象。

本发明提供一种半导体元件的制造方法，其包括以下步骤。于基底上形成堆栈层。图案化堆栈层，以形成沿着第一方向延伸的多个堆栈结构，相邻的两个堆栈结构之间具有沿着第一方向延伸的沟道，每一沟道具有相互交替的多个宽部和多个窄部，其中宽部沿着第二方向的最大宽度大于窄部沿着第二方向的最大宽度。形成电荷储存层，以覆盖宽部的底表面与侧壁及填满窄部。形成导体层，以填满宽部。

在本发明的一实施例中，上述宽部沿着第二方向的最大宽度为窄部沿着第二方向的最大宽度的2-5倍。

在本发明的一实施例中，上述宽部的形状包括圆形、椭圆形、正方形、 矩形、菱形或其组合。

在本发明的一实施例中，上述电荷储存层为复合层，复合层包括氧化物层、氮化物层或其组合。

在本发明的一实施例中，上述堆栈层包括导体层、介电层或其组合。

在本发明的一实施例中，上述沟道上的每一宽部在第二方向与相邻的沟道上的每一宽部的排列方式包括并排排列、交替排列或其组合。

本发明又提供一种半导体元件，半导体元件包括基底、堆栈结构、电荷储存层以及导体层。上述堆栈结构，位于基底上相邻的两个堆栈结构之间具有沿着第一方向延伸的沟道，每一沟道具有相互交替的多个宽部和多个窄部，其中宽部沿着第二方向的最大宽度大于窄部沿着第二方向的最大宽度。电荷储存层，覆盖宽部的底表面与侧壁及填满窄部。导体层，填满宽部。

在本发明的一实施例中，上述宽部沿着第二方向的最大宽度为窄部沿着第二方向的最大宽度的2-5倍。

在本发明的一实施例中，上述宽部的形状包括圆形、椭圆形、正方形、矩形、菱形或其组合。

在本发明的一实施例中，上述电荷储存层为复合层，复合层包括氧化物层、氮化物层或其组合。

在本发明的一实施例中，上述堆栈结构包括导体层、介电层或其组合。

在本发明的一实施例中，上述沟道上的每一宽部在第二方向与相邻的沟道上的每一窄部的排列方式包括并排排列、交替排列或其组合。

基于上述，本发明通过形成具有不同宽度的宽部与窄部的沟道，以利后续于沟道中形成电荷储存层时，于宽部形成电荷储存层的同时，于窄部所形成的电荷储存层能直接做为绝缘层，之后便不需再额外进行形成绝缘层的工艺。藉此可减少工艺的程序，进而降低刻蚀后图形产生形变或结构倒塌的现象。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1E为依照本发明的一实施例所绘示的半导体元件的制造方法的上视图。

图2A至图2E为沿图1A至图1E的A-A’线所绘示的半导体元件的制造方法的剖面示意图。

图3、图4以及图5为依照本发明的数种实施例所绘示的半导体元件的上视图。

【符号说明】

10：基底

11：堆栈层

12：堆栈结构

14：导体层

16：介电层

18：硬掩模层

22：电荷储存层

23：凹槽

24：导体层

30：宽部

40：窄部

100、200、300：半导体元件

D1、D2、D3：方向

T：沟道

w1、w2、w3、w4：宽度

t1：厚度

A-A’：线

具体实施方式

图1A至图1E为依照本发明的一实施例所绘示的半导体元件的制造方法的上视示意图。图2A至图2E为沿图1A至图1E的A-A’线所绘示的半导体元件的制造方法的剖面示意图。图3、图4以及图5为依照本发明的数种实施例所绘示的半导体元件的上视图。

请同时参照图1A和图2A，首先提供基底10。基底10可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘层上硅(silicon on insulator，SOI)基底。基底10例如是硅或硅化锗。

请同时参照图1B和图2B，于基底10上形成堆栈层11。堆栈层11例如是包括多层导体层14以及多层介电层16所构成。堆栈层11例如是以多层导体层14与多层介电层16以相互交替的方式往基底10上方堆栈构成。在一实施例中，堆栈层11例如是8层、16层、32层或更多层堆栈构成，但本发明不以此为限。导体层14的材料包括未掺杂的半导体或是经掺杂的半导体，例如是多晶硅或是掺杂的多晶硅。导体层14的厚度例如是介于200埃至600埃之间。导体层14的形成方法包括化学气相沉积法。在一实施例中，导体层14例如是做为半导体元件100的位线或字线。介电层16的材料包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。介电层16的厚度例如是介于200埃至600埃之间。介电层16的形成方法例如是热氧化法或化学气相沉积法。

请继续参照图1B和图2B，堆栈层11可以选择性地更包括形成硬掩模层18。硬掩模层18例如是位于堆栈层11的最上层，但本发明不以此为限。硬掩模层18可为单层或多层。硬掩模层18的材料例如是氧化硅、氮化硅或其他合适的材料。形成硬掩模层18的方法包括化学气相沉积法或有机金属化学气相沉积法(MOCVD)。

请同时参照图1C和图2C，图案化堆栈层11，以形成沿着第一方向D1延伸的多个堆栈结构12。图案化堆栈层11的方法例如是光刻与刻蚀法。刻蚀法例如是干式刻蚀法。干式刻蚀法可以是溅射刻蚀、反应性离子刻蚀等。相邻两个堆栈结构12之间具有沿着第一方向D1延伸的沟道T。每一条沟道T具有彼此相互交替的多个宽部30和多个窄部40。从半导体元件100的上视角度所看到的平面(第一方向D1和第二方向D2所构成的平面)，宽部30的形状可以是矩形(图1E)、圆形(图3)、椭圆形(图4，长轴在第一方向D1；图5，长轴在第二方向D2)、正方形、菱形或其组合；窄 部40的形状可以是矩形(图1E、图3-4)、正方形、瓶状或其组合。但本发明不以此为限。从第二方向D2和第三方向D3所构成的平面来看，宽部30和窄部40的剖面形状可为任意形状，例如是V型、U型、菱形或其组合。

宽部30沿着第二方向D2的最大宽度w1大于窄部40沿着第二方向D2的最大宽度w2。在一实施例中，宽部30沿着第二方向D2的最大宽度w1为窄部40沿着第二方向D2的最大宽度w2的2-5倍。在另一实施例中，窄部40沿着第二方向D2的最大宽度w2小于或等于之后形成的电荷储存层22沿着第三方向D3的厚度t1的2倍(请参照下述图2D)。第一方向D1与第二方向D2不同。第三方向D3与第一方向D1不同且与第二方向D2不同。举例来说，第一方向D1与第二方向D2实质上垂直；第一方向D1与第三方向D3实质上垂直；第二方向D2与第三方向D3实质上垂直。

在一实施例中，宽部30沿着第二方向D2的最大宽度w1例如是介于300埃至1500埃之间，窄部40沿着第二方向D2的最大宽度w2例如是介于150埃至450埃之间。

请参照图1E、图3以及图4，沟道T的每一宽部30在第二方向D2与相邻的另一沟道T的每一宽部30的排列方式为交错排列。然而，本发明不以此为限。在另一实施例中，沟道T的每一宽部30在第二方向D2与相邻的另一沟道T的每一宽部30的排列方式也可以是并排排列。

请同时参照图1D和图2D，在沟道T中形成电荷储存层22。具体地说，位在沟道T宽部30的电荷储存层22仅覆盖宽部30的底表面与侧壁，而未填满沟道T的宽部30；而位在沟道T窄部40的电荷储存层22则将沟道T填满。也就是说，在沟道T中形成电荷储存层后，于沟道T宽部30会留下凹槽23，后续可填入导体层做为字线或位线；而沟道T窄部40则因为已经被电荷储存层22填满，而无法再填入导体层。电荷储存层22例如是介电层。电荷储存层22可以为复合层，举例来说，电荷储存层22例如是包括氧化物层、氮化物层或其组合所构成的复合层。更具体地说，电荷储存层22的材料包括氮化硅、氧化硅或其组合。在一实施例中，电荷储存层22例如是由氧化层/氮化层/氧化层(Oxide/Nitride/Oxide，ONO)所构成的复合层。电荷储存层22沿着第三方向D3的厚度t1需大于每一 窄部40沿着第二方向D2的最大宽度w2的1/2倍以上，以确保形成电荷储存层22时能填满窄部40。电荷储存层22沿着第三方向D3的厚度t1例如是介于100埃至250埃之间，但本发明不以此为限。电荷储存层22的形成方法例如是热氧化法或化学气相沉积法。

请同时参照图1D、图1E、图2D和图2E，形成导体层24，以填满宽部30。具体地说，导体层24填满凹槽23。导体层24的材料例如是多晶硅、掺杂的多晶硅、金属、金属合金或其组合。金属例如是钨。金属合金例如是铝硅合金。形成导体层24的方法包括化学气相沉积法。在一实施例中，在形成导体层24之前可以先在宽部30的侧壁与底部形成势垒层。势垒层的材料例如是包括钛、氮化钛、钽、氮化钽、或其组合。势垒层的厚度例如是介于10埃至200埃之间。势垒层的形成方法例如是化学气相沉积法。本发明不限于此。在另一实施例中，在完全形成导体层24前，对宽部30之底部的电荷储存层22进行处理，以形成导体层24通道，但，本发明不以此为限。导体层24例如是做为存储元件的字线或位线。在一实施例中，导体层24是做为存储元件的字线(例如信道结构)；位于堆栈结构12中的导体层14做为存储元件的位线(例如闸极结构)。在另一实施例中，导体层24是做为存储元件的位线；位于堆栈结构12中的导体层14做为存储元件的字线。本发明不限于此。

在本发明实施例中，将沟道T窄部40最大宽度w2设定为小于或等于之后形成的电荷储存层22厚度t1的2倍，使得电荷储存层22可以填满窄部40；而导体层24可以填入宽部30因为未填满电荷储存层22所留下的凹槽23。因此，位于窄部40的电荷储存层22可以直接做为绝缘层，以电性隔绝沿着第一方向D1上相邻两个导体层24。而后续无需再进行另外的绝缘层工艺。也就是说，通过形成电荷储存层22单一的工艺，可同时于宽部30形成的电荷储存层22，而于窄部40形成绝缘层。

另一方面，通过每一条沟道T具有彼此相互交替的多个宽部30和多个窄部40，以及每一沟道T的每一宽部30在第二方向D2与相邻的另一沟道T的每一宽部30的排列方式为交替排列、并排排列或其组合，可达到较已知技术中不分宽部与窄部的堆栈结构不易倒塌的效果。具体地说，已知技术中不分宽部与窄部的堆栈结构中，两相邻沟道之间堆栈结构的距 离皆同为本实施例的宽部之间的距离。本发明实施例则可通过上述宽部与窄部排列的方式，增加相邻两沟道之间堆栈结构的距离，进而降低半导体结构发生倒塌的现象。

请参照图1E和图2E，本发明实施例的半导体元件100包括基底10、堆栈结构12、电荷储存层22以及导体层24。堆栈结构12位于基底10上且其彼此之间具有沟道T。沟道T沿着第一方向D1延伸，且具有彼此相互交替的多个宽部30和多个窄部40。电荷储存层22，填充于沟道T之中。在沟道T的宽部30之中的电荷储存层22，未填满宽部30，仅覆盖底表面与侧壁，而留有凹槽23；在沟道T的窄部40之中的电荷储存层22，则将窄部40填满。导体层24，填满凹槽23。导体层24的材料及制造方法如上所述，于此不再赘述。

本发明的半导体元件100的绝缘层的材料与电荷储存层22的材料相同。具体地说，本发明的半导体元件100位于窄部40的电荷储存层22可做为后续的绝缘层，位于宽部30的电荷储存层22可做为后续的电荷储存层。在一实施例中，当窄部40沿着第二方向D2的最大宽度w2小于电荷储存层22沿着第三方向D3的厚度t1的2倍时，则位于窄部40与位于宽部30的电荷储存层22的层数可不相同。

请同时参照图1E、3和4，在上述的实施例中(图1E)，宽部30的形状为方形。在其他实施例中，与上述实施例不同的是宽部30的形状为圆形(图3)或椭圆形(图4与图5)，其他结构、材料、厚度以及制造方法如上所述，于此不再赘述。

本发明实施例的的半导体元件的制造方法可应用于动态随机存取内存(DRAM)、与非门闪存(NAND flash)、NOR型闪存(NOR-flash)等，但本发明不以此为限。

综上所述，本发明实施例中用以分隔堆栈结构的沟道具有不同宽度的宽部与窄部，因此后续形成电荷储存层可将沟道的的窄部填满电荷储存层，直接做为绝缘层。因此，后续不需再进行其他形成隔绝结构的工艺，藉此可减少刻蚀工艺的次数，进而降低刻蚀后图形产生形变或结构倒塌的现象，提升半导体元件的电性表现及工艺良率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所 属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。