三维半导体元件及其制造方法与流程

本发明一般而言是有关于半导体元件。并且，本发明更特别是有关于半导体元件中包括三维全环绕式栅极(gate-all-around，GAA)的垂直栅极(vertical gate，VG)结构的半导体结构，以及制造此类半导体结构及元件的方法。

背景技术：

目前半导体元件的制造业者对于更加缩减半导体结构及元件的临界尺寸的需求已不断增加，以在较小的区域中达到较大的储存空间，且在每位的低成本的状况下进行制造。半导体的制造业者已逐渐增加于使用例如是薄膜晶体管技术(thin film transistor technique)、电荷捕捉内存技术(charge trapping memory technique)及交叉点阵列技术(cross-point array technique)的三维半导体元件的应用，以满足上述需求。近来，半导体科技上的发展已包括三维垂直通道(vertical channel，VC)反及结构(NAND structure)或三维垂直栅极反及结构的形式的垂直结构的制造。

技术实现要素：

尽管近来于半导体元件的制造上的发展，本发明中已理解到在制造三维半导体时可能会面临一个或多个问题。例如，三维垂直信道结构的各种层及结构的形成，一般需要相对大的覆盖区(footprint)(或者是区域)。再者，此种制造出的三维垂直信道(3D VC)结构通常面临可靠度的问题以及效能上的不良异常。关于三维垂直栅极(3D VG)结构，虽然三维垂直栅极结构相较于三维垂直信道结构而言需要较小的覆盖区(或区域)，可靠的制造(包括此类元件的垂直栅极的图案化及刻蚀以及制造无变形、缺损和/或弯折的此类元件)却通常难以达到。

本发明实施例一般有关于半导体元件及制造半导体元件的方法，以解 决(address)所制造的半导体元件的包括上文及本发明所述的一个或多个问题。

在一示范性实施例中，一种半导体元件的制造方法描述于本发明中，包括提供基板以及形成多层于基板之上。多层包括交替的多个第一组成材料层及多个第二组成材料层。该方法还包括形成伸长支柱。此伸长支柱由基板的至少一顶面延伸。

在一示范性实施例中，一种半导体结构描述于本发明中。半导体结构包括三维垂直栅极结构，此三维垂直栅极结构具有形成于基板之上的多条位线及多条字符线。半导体结构还包括多个伸长支柱，这些伸长支柱由基板的至少一顶面延伸。这些伸长支柱邻近于三维垂直栅极结构所形成。

为了更完整地理解本发明、示范实施例及其优点，现在请参照下文并配合所附图式，其中类似的元件符号表示类似的特征。

虽然为了方便起见，类似的元件符号可用以表示图式中类似的结构，可以理解的是，各种示范实施例可被视为不同的变化。

附图说明

图1A绘示一二维水平信道元件(two-dimensional horizontal channel device)的示意图。

图1B绘示由一水平方向至一垂直方向的重新配向(re-orienting)一二维水平信道元件的示范概念图。

图1C绘示一三维垂直信道元件(three-dimensional vertical channel device)的示意图。

图2A绘示一二维水平信道元件的示意图。

图2B绘示重新配置(re-configuring)一二维水平信道元件以垂直延伸栅极的示范概念图。

图2C绘示一三维垂直栅极元件的示意图。

图3A绘示一三维垂直信道元件的所需的覆盖区(footprint)的示范性概念图。

图3B绘示一三维垂直栅极元件的所需的覆盖区的示范性概念图。

图4绘示三维元件的部分垂直结构的扭曲、变形、及/或弯折的示范影 像。

图5绘示一三维半导体元件的制造方法的示范实施例。

图6A绘示形成于基板之上的交替的绝缘材料层及导电材料层的示范实施例的剖面图。

图6B绘示确认位线及字符线的位置的示范实施例的上视图。

图7A绘示半导体元件的示范实施例的侧视图。

图7B绘示半导体元件的示范实施例的上视图。

图7C绘示半导体元件的示范实施例的透视图。

图8A绘示半导体元件的示范实施例的侧视图。

图8B绘示半导体元件的示范实施例的透视图。

图9A绘示具有顶部撑柱(top buttress)的半导体元件的示范实施例的上视图。

图9B绘示具有顶部撑柱的半导体元件的示范实施例的上视图。

图9C绘示具有顶部撑柱的半导体元件的示范实施例的上视图。

图9D绘示具有顶部撑柱的半导体元件的另一示范实施例的上视图。

图10A至图10L绘示一半导体元件的示范实施例的制造方法的示范实施例示意图。

图11A至图11J绘示一半导体元件的示范实施例的制造方法的另一示范实施例示意图。

图12A至图12D绘示一半导体元件的示范实施例的制造方法的另一示范实施例示意图。

【附图标记说明】

500：方法

502、504、506、508：步骤

600：半导体结构

602：基板

604：绝缘材料层

606：导电材料层

608：位线

610：字符线

612：伸长支柱

612a：第一伸长支柱

612b：第二伸长支柱

612’：伸长孔洞

614：顶部撑柱

613：电荷储存结构

615：小径管导电沉积层

具体实施方式

现在将参照所附图式说明示范实施例，图式形成本发明的一部分且绘示可能实行的示范实施例。本发明及所附的权利要求中所使用的用语“示范实施例”、“示范性实施例”、及“本实施例”并不需要意指单一实施例(虽然有可能)，且各种的示范实施例可在不脱离示范实施例的范畴或精神之下易于进行结合和/或交换。再者，本发明及所附的权利要求所使用的术语仅是用于描述示范实施例的目的，并非用于限定。在此方面，如本发明及所附的权利要求所使用的用语“之中”可包括“之内”及“之上”，且用语“一”、“该”可包括单数及复数形式。再者，如本发明及所附的权利要求所使用的用语“藉由”可亦意指“由”，视上下文而定。再者，如本发明及所附的权利要求所使用的用语“若”可亦意指“当”或“于”，视上下文而定。再者，如本发明及所附的权利要求所使用的字汇“及/或”可意指并包含一个或多个相关所列的项目的任一及所有可能的结合。

尽管近来于半导体元件的制造上的发展，本发明中已理解到在制造三维半导体时及在所制造的半导体元件本身中可能会面临一个或多个问题。

图1A至图1C提供一二维水平信道元件如何有关于一三维垂直信道元件的示范概念图。如图1A及图1B所示，三维垂直信道元件的制造可概念性地视为一二维水平信道元件(图1A)由一水平方向至一垂直方向(图1B)进行第一重新配向(first re-orienting)。此后，一全环绕式栅极(gate-all-around，GAA)结构可以被形成(图1C绘示2条位线结构)。关于三维垂直信道结构，三维垂直信道结构的各种层及结构的形成一般需要相对大的覆盖区(或区域)。再者，此种三维垂直信道结构通常面临有关可靠度 的问题及效能上的不良异常、以及垂直结构的变形、缺损、和/或弯折。

近来的发展已导向采用并发展三维垂直栅极结构，包括三维全环绕式栅极的垂直栅极结构。一般而言，一三维垂直栅极结构相较于三维垂直信道结构需要相对较小的覆盖区(或区域)。图2A至图2C提供一二维水平信道元件如何有关于一三维垂直栅极结构的示范概念性示意图。如图2A及图2B所示，一二维水平信道元件(图2A)可概念性地重新配置(图2B及图2C)，以垂直延伸栅极。如图3A至图3B的比较范例所示，一三维垂直信道元件(既念性地绘示于图3A)却需要沿着2个轴(绘示为X轴及Y轴)跨越的覆盖区，一三维垂直栅极元件(概念性地绘示于图3B)则仅占有沿着唯一的1个轴(绘示为X轴)跨越的覆盖区。

虽然，三维垂直栅极结构相较于三维垂直信道结构一般是达成较小的覆盖区，半导体的制造业者通常在可靠地制造三维垂直栅极结构上面临困难，包括达成对于此类元件的垂直栅极的可靠的图案化及刻蚀、以及制造其的垂直结构无变形、缺损和/或弯折的此类元件。例如，由于此类元件对于高深宽比(aspect ratio)有所需求，一般而言难以进行刻蚀(特别是靠近结构的底层)，且通常导致不良的部分(下文中称作“纵梁(stringer)”)留下及/或沿着半导体元件的侧壁及/或底部形成。当形成此类不需要的纵梁时，可能会造成其他层及/或结构之间的桥接效应(bridging effect)(例如是在连续的字符线之间)，且可能导致所制造的半导体元件中发生不良的电路(undesirable path)及/或漏电。

在所制造的三维垂直结构中(例如是三维垂直信道结构及三维垂直栅极结构)，所面临的另一问题是有关于时常在三维垂直栅极结构的一个或多个垂直结构的一个或多个部分中面临变形、扭曲、及/或弯折。图4绘示发生于三维垂直栅极结构的垂直结构中的此类问题的范例。

包括三维全环绕式栅极的垂直栅极的元件及结构的半导体元件及结构以及此类半导体元件及结构的制造方法描述于本发明，以解决半导体元件及结构中所面临的一个或多个问题，包括上文及此处所述的问题。于本发明中应理解的是，此处所描述的原则可应用于反及型(NAND-type)与反或型(NOR-type)元件的情况之外，包括浮动栅极内存元件(floating gate memory device)、电荷捕捉内存元件(charge trapping memory device)、非挥 发性内存元件及/或内嵌式内存元件。

半导体元件的示范实施例的制造方法的示范实施例(例如是三维垂直栅极结构)绘示于图5至图12。如同依序绘示于图5中的步骤，于步骤502，方法500的示范实施例可包括提供一基板。于步骤504，方法500的示范实施例可还包括形成多个交替的绝缘材料层及导电材料层于基板之上。图6A绘示形成于基板602上的交替的绝缘材料层604及导电材料层606的示范实施例的剖面图。绝缘材料可包括氧化物及类似物，且导电材料可包括多晶硅及类似物。于步骤506，方法500的示范实施例可还包括确认位线及字符线的位置。图6B绘示确认位线608及字符线610的位置的示范实施例的上视图。于步骤508，方法500的示范实施例可还包括形成位线、字符线及伸长支柱(elongated post)。至少图7至图9绘示包括位线608、字符线610及伸长支柱612的半导体元件及/或半导体结构600的示范实施例。本发明中应理解的是，包括形成于半导体元件的垂直结构的一侧或两侧之上的一个或多个伸长支柱的本示范实施例，可实行于防止及/或显著消除半导体元件的垂直结构中变形、扭曲、及/或弯折的发生。换言之，伸长支柱可能可实行于提供半导体元件的垂直结构的支撑，以防止在制造半导体元件的期间及/或在完成的半导体产品中发生此类不良的问题。再者，伸长支柱的示范实施例可使得纵梁及/或半导体元件中垂直结构的变形、缺损及/或弯折的发生降低或不存在。

半导体元件的示范实施例(例如是三维垂直栅极元件)可根据一个或多个上述步骤所制造、亦可能包括另外的步骤、步骤可能是依不同的顺序进行且/或一个或多个步骤可结合为单一步骤或者被分为2个或2个以上的步骤。在不脱离本发明的教示下，反及型与反或型元件之外的半导体元件亦被考虑于示范实施例中。现在将参照图5至图12对这些步骤及半导体元件进行描述。

(1)提供一基板(例如是步骤502)。

适用于半导体元件及结构中的基板602可藉由任何一种或多种制造方法来获得，例如是加压法(pressing method)、浮置法(float method)、向下抽引法(down-drawn method)、再曳引法(redrrawing method)、熔融法(fusion method)及/或其他类似方法。

(2)形成多个交替的绝缘材料层及导电材料层(例如是步骤504)。

如图6A所绘示的剖面图，交替的绝缘材料层604及导电材料层606可提供于一基板602(例如是由上述步骤502所获得)之上(例如是步骤504)。绝缘材料可包括氧化物及类似物，且导电材料可包括多晶硅及类似物。各个导电材料层606的厚度可能是约200埃(Angstrom)。此处应理解的是，于示范实施例中，各个导电材料层606的厚度可能是约100至300埃。各个绝缘材料层604的厚度可能是约800埃。此处应理解的是，于示范实施例中，各个绝缘材料层604的厚度可能是约100至1000埃。

(3)确认字符线及位线的位置(例如是步骤506)

具有交替的绝缘材料层604及导电材料层606形成于其上的基板602可受到一确认(或者是计划或设计)过程，使得位线608的位置及字符线610的位置于接续的步骤(如下文或此处所述)当中受到确认(或者是受到计划或受到设计)，包括形成位线608、字符线610及伸长支柱612。图6B绘示对于位线608及字符线610的位置进行示范性确认的上视图。

(4)形成位线、字符线及伸长支柱(例如是步骤508)。

位线608、字符线610及伸长支柱(或支柱)612的形成可能是以示范实施例中多种方式之中的一个或多个方式进行。图7至图9提供说明于可被使用于半导体元件的示范实施例的制造的示范步骤。这些示范实施例现在描述于下文。

(4A)第一实施例。

图10A至图10L提供说明于用以制造具有伸长支柱612的半导体元件(例如是绘示于图7C、图8A至图8B及图9A至图9D的半导体元件)的示范实施例的示范步骤。

如图10A的透视图及图6A的剖面图所绘示，基板602之上可提供有交替的绝缘材料层604及导电材料层606(例如是步骤504)。绝缘材料可包括氧化物及类似物，且导电材料可包括多晶硅及类似物。绝缘材料层604的厚度可以是约50至70纳米(nm)，且导电材料层606的厚度可以示约10至30纳米。如图10B及图6B的上视图所示，位线608的位置及字符线610的位置可接续于堆栈受到确认(例如是步骤506)。在示范实施例中，位线的间距(pitch)可能约80至160纳米，且字符线的间距可能约80至160 纳米。

一个或多个伸长孔洞612’可能接续通过多个交替的绝缘材料层604及导电材料层606形成于选定区域中，选定区域邻近于已确认的位线608的位置，如图10C的上视图所示。例如，伸长孔洞612’可能具有约5至80纳米的直径。这些一个或多个伸长孔洞612’被形成，以在之后进行填充(如之后的图10D及图10K所示)，形成伸长支柱612。就此点而言，由于伸长孔洞612’可能较佳地形成于反字符线区(anti-word line)(或者是被确认为非字符线610的位置的区域)，可能会注重于确认字符线610的位置以进行考虑。在示范实施例中，伸长孔洞612’的一部分(或侧边)可形成于已确认的位线608的位置及/或字符线610的位置的一部分(或侧边)之中。

伸长孔洞612’可由基板602的顶面延伸所形成，例如是图7A至图7C的示范实施例所示。在此种实施例中，之后形成的伸长支柱612将具有沿基板602的顶面延伸的基底。替代地(或此外)，一些或所有的伸长孔洞612’可由基板602的顶面之下延伸所形成，例如是图8A及图8B所示的示范实施例。在此种实施例中，之后形成的伸长支柱612将具有沿基板602的顶面之下延伸的基底。例如，伸长孔洞612’(以及对应的之后所形成的伸长支柱612)可形成为于基板602的顶面之下具120至240纳米。在示范实施例中，用于形成伸长孔洞612′的选定区域可包括介于各个已确认的字符线610位置之间的区域、于第一次确认之前及/或最终确认之后的字符线位置的区域及/或介于仅有一些已确认的字符线610位置之间的区域。

一沉积工艺可被执行，以填充伸长孔洞612’并形成伸长支柱612，如图10D的上视图所示。在一示范实施例中，伸长孔洞612’可被氮化物材料(例如是氮化硅)填充，以形成伸长支柱。在此示范实施例中，伸长支柱将会在后续步骤中被取代的初步的伸长支柱(如图10K所示及下文所述)。

方法可能还包括于这些未被确认为位线608的位置的区域中移除一部份的交替的绝缘材料层604及导电材料层606，如图10E的上视图所示。应注意的是，在前述的图10E的移除步骤中，沉积于伸长孔洞612’中的材料(如图10D的进行的步骤所示)可以不被移除。

一图案化工艺可沿着已确认的字符线610位置进行，以确保所填充的伸长孔洞612’(亦即是伸长支柱)足够邻近于且/或接触于位线608位置的侧 壁，如图10F及图10G所示。

绝缘材料亦可以由进行上述步骤之后所留下的绝缘材料层604被移除，如图10H的透视图所示。由于绝缘材料已由绝缘材料层604移除，留下的导电材料层606可被概念性视为漂浮(floating)或悬挂(suspending)。就此点而言，被填充的伸长孔洞612’(亦即是伸长支柱)可能可实行于提供留下的导电材料层606的支撑。本发明中应理解的是，在图10H的前述移除步骤中，沉积于伸长孔洞612’中的材料可能不会被移除，这是在其他方式之中藉由选择不同于绝缘材料层604中的绝缘材料的伸长孔洞612’填充材料所达成。

一电荷储存结构613可形成为邻近于及/环绕于至少一部分的留下的导电材料层606，如图10I的上视图所示。电荷储存结构613可以藉由例如是一氧氮氧层(ONO layer)的沉积所形成。在形成电荷储存结构613之前，可进行一圆弧化工艺(rounding process)，以对留下的导电材料层606进行圆弧化。在示范实施例中，电荷储存结构613可以由基板602的顶面或由基板602的顶面之上的某一高度垂直延伸所形成。

如图10J的上视图所示，可进行一沉积工艺，以于已确认的字符线610位置中沉积导电材料。就此点而言，导电材料可以沉积于至少一部分关于多个交替的绝缘材料层604及/或导电材料层606被移除(如绘示于图10E中所进行的步骤)的区域。本发明中应理解的是，沉积的导电材料(如图10J所示)可被沉积于邻近于所形成的电荷储存结构(如绘示于图10I中所进行的步骤)。

在示范实施例中，用于形成伸长支柱612的填充于伸长孔洞612’(如绘示于图10D中所进行的步骤)中的材料可以被移除(例如是在其中填充材料不同于绝缘材料层604中的绝缘材料的示范实施例)，且可以利用绝缘材料再填充留下的伸长孔洞612’，以再形成伸长支柱612。前述步骤绘示于图10K的上视图中，其亦绘示所形成的伸长支柱612。一个或多个伸长支柱612的基底可以由基板602的顶面或基板602的顶面之下延伸。一个或多个伸长支柱612的顶端(或基底的相对端)可能延伸至半导体元件的顶面或延伸至示范实施例中半导体结构的顶面之上或之下。本发明中应理解的是，藉由防止及/或显著消除半导体元件的垂直结构(包括位线及字符线)中 的变形、扭曲及/或弯折的发生，伸长支柱的示范实施例可实行于改善所制造的半导体元件的可靠度。换言之，伸长支柱可实行于提供支撑于所制造的半导体元件的垂直结构(包括位线及字符线)，以防止此类不良的问题发生于半导体元件的制造期间及/或在完成的半导体元件产品之中。再者，伸长支柱的示范实施例可使得纵梁及/或半导体元件的垂直结构的变形、缺损及/或弯折的情形减少或不存在。

如图10L所示，字符线610可接着被形成且连接于导电材料(沉积于图10J所绘示的步骤中)。图10L亦绘示所形成的伸长支柱612及位线608。

(4B)第二实施例

图11A至图11J提供说明于用以制造具有伸长支柱612的半导体元件(例如是绘示于图7C、图8A至图8B及图9A至图9D的半导体元件)的示范实施例的示范步骤。

如图11A的透视图及图6A的剖面图所示，基板602之上可提供有交替的绝缘材料层604及导电材料层606(例如是步骤504)。绝缘材料层604的厚度可能是约50至70纳米，且导电材料层606的厚度可能是约10至30纳米。位线608及字符线610的位置可接续于堆栈受到确认(例如是步骤506)，如图11B及图6B的上视图所示。在示范实施例中，位线的间距可能是约80至160纳米，且字符线的间距可能是约80至160纳米。

一个或多个伸长孔洞612’可接续通过多个交替的绝缘材料层604及导电材料层606形成于选定区域中，选定区域邻近于已确认的位线608的位置，如图11C的上视图所示。例如，伸长孔洞612’可能具有约5至80纳米的直径。这些一个或多个伸长孔洞612’被形成，以在之后进行填充(如之后的图11D及图11I所示)，形成伸长支柱612。就此点而言，由于伸长孔洞612’可能较佳地形成于反字符线区(或者是被确认为非字符线610的位置的区域)，可能会注重于确认字符线610的位置以进行考虑。在示范实施例中，伸长孔洞612’的一部分(或侧边)可形成于已确认的位线608的位置及/或字符线610的位置的一部分(或侧边)之中。

伸长孔洞612’可由基板602的顶面延伸所形成，例如是图7A至图7C的示范实施例所示。在此种实施例中，之后形成的伸长支柱612将具有沿基板602的顶面延伸的基底。替代地(或此外)，一些或所有的伸长孔洞612’ 可由基板602的顶面之下延伸所形成，例如是图8A及图8B所示的示范实施例。在此种实施例中，之后形成的伸长支柱612将具有沿基板602的顶面之下延伸的基底。例如，伸长孔洞612’(以及对应的之后所形成的伸长支柱612)可形成为于基板602的顶面之下具120至240纳米。在示范实施例中，用于形成伸长孔洞612′的选定区域可包括介于各个已确认的字符线610位置之间的区域、于第一次确认之前及/或最终确认之后的字符线位置的区域及/或介于仅有一些已确认的字符线610位置之间的区域。

一沉积工艺可被执行，以填充伸长孔洞612’并形成伸长支柱612，如图11D的上视图所示。在一示范实施例中，伸长孔洞612’可被绝缘材料填充。例如，绝缘材料可以是与绝缘材料层604中的绝缘材料相同、类似或不同的材料。一个或多个伸长支柱612的基底可以由基板602的顶面或基板602的顶面之下延伸。一个或多个伸长支柱612的顶端(或基底的相对端)可能延伸至半导体结构的顶面或延伸至示范实施例中半导体结构的顶面之上或之下。本发明中应理解的是，伸长支柱的示范实施例可实行于防止及/或显著消除半导体元件的垂直结构(包括位线及字符线)中的变形、扭曲及/或弯折的发生。换言之，伸长支柱可实行于提供改善的支撑于所制造的半导体元件的垂直结构(包括位线及字符线)，以防止此类不良的问题发生于半导体元件的制造期间及/或在完成的半导体元件产品之中。再者，伸长支柱的示范实施例可使得纵梁及/或半导体元件的垂直结构的变形、缺损及/或弯折的情形减少或不存在。

方法可能还包括，于这些未被确认为位线608的位置的区域中，移除一部份的交替的绝缘材料层604及导电材料层606，如图11E的上视图所示。应注意的是，在前述的图11E的移除步骤中，沉积于伸长孔洞612’中的绝缘材料可以不被移除。

导电材料亦可以由已确认为位线的位置中的导电材料层606(进行上述步骤之后所留下的)被移除，如图11F的透视图所示。由于导电材料已由导电材料层606移除，留下的绝缘材料层604可被概念性视为漂浮或悬挂。就此点而言，被填充的孔洞612’(亦即是伸长支柱612)可能可实行于提供留下的绝缘材料层604的支撑。本发明中应理解的是，在图11F的前述移除步骤中，沉积于伸长孔洞612’中的绝缘材料可能不会被移除，这是 在其他方式的中藉由选择不同于导电材料层606中的导电材料的伸长孔洞612’填充材料所达成。

可进行一小径管导电沉积工艺(macaroni conductive deposition process)或类似方式，以形成小径管导电沉积层615或类似物于邻近于及/或环绕于至少一部分的留下的绝缘材料层604，如图11G的上视图所示。

一电荷储存结构613可形成为邻近于及/环绕于至少一部分的小径管导电沉积层，如图11H的上视图所示。电荷储存结构613可以藉由例如是一氧氮氧层(ONO layer)的沉积所形成。在示范实施例中，电荷储存结构可以由基板602的顶面或由基板602的顶面之上的某一高度垂直延伸所形成。

如图11I的上视图所示，可进行一沉积工艺，以于已确认的字符线610位置中沉积导电材料。就此点而言，导电材料可以沉积于至少一部分关于多个交替的绝缘材料层604及/或导电材料层606被移除(如绘示于图11E中所进行的步骤)的区域。本发明中应理解的是，沉积的导电材料(如图11I所示)可被沉积于至少邻近于所形成的电荷储存结构(如绘示于图11H中所进行的步骤)。

如图11J所示，字符线610可接着被形成且连接于导电材料(沉积于图11I所绘示的步骤中)。图11J亦绘示所形成的伸长支柱612及位线608。

(4C)第三实施例。

图12A至图12B提供说明于用以制造具有伸长支柱612的半导体元件(例如是绘示于图7C、图8A至图8B及图9A至图9D的半导体元件)的示范实施例的另外的示范步骤。这些另外的步骤可能进行于上述及此处的示范方法，且绘示于图10A至图10L及图11A至图11J中。

基板602之上可提供有交替的绝缘材料层604及导电材料层606(例如是步骤504)。位线608及字符线610的位置可接续到确认(例如是步骤506)，且一个或多个伸长孔洞612’可通过多个交替的绝缘材料层604及导电材料层606形成于选定区域中，选定区域邻近于已确认的位线608的位置。如图12A的上视图及图12B的剖面图所示，方法的示范实施例可还包括进行一等向刻蚀(isotropic etch)或类似方法，以由绝缘材料层604移除一部份的绝缘材料。由绝缘材料层604所移除的此部份的绝缘材料可以是面对于所形成的伸长孔洞612’的一部份，如图12B所示。本发明中应理解的是， 前述步骤的进行可提供另外的优点。例如，在第一实施例中(如图10A至图10L所示)，用氮化物材料(或类似物)进行伸长孔洞612’的填充以及绝缘材料层604的被移除的部份的填充，有效地于绝缘材料层604中产生突出部(protruded portion)，在由绝缘材料层604移除绝缘材料(例如是图10H所示的步骤)之后，此突出部提供另外的支撑(藉由绝缘材料层604的被移除的部分中的填充材料)。此情形绘示于图12C的上视图以及图12D的剖面图。藉由从导电材料层606移除一部分的导电材料的类似附加步骤(在图11C所示的步骤之后进行)，第二实施例(如图11A至图11J所示)可达成类似的优点。

使用上述示范步骤所制造的具有伸长支柱612的半导体元件的示范实施例(包括绘示于图5至图12的实施例)，能够对于所制造的半导体元件的垂直结构(包括位线及字符线)产生改善的支撑，并且使得纵梁及/或半导体元件的垂直结构的变形、缺损、及/或弯折的情形减少或不存在。

半导体元件的示范实施例可更提供有一顶部撑柱(top buttress)614或类似物，可操作以连接2个或2个以上的所形成的伸长支柱612。图9A绘示此类顶部撑柱614将一第一伸长支柱612a连接至一第二伸长支柱612b，第一伸长支柱612a形成于邻近于半导体元件的第一侧，且第二伸长支柱612b形成于邻近于半导体元件的第二侧。图9B绘示个别的顶部撑柱614的上视图，且图9C绘示共享的、一体的或整合的顶部撑柱614的上视图。图9D绘示顶部撑柱614的另一实施例的上视图。

本发明中应理解的是，电荷储存结构可包括氧-氮-氧、硅-氧-氮-氧-硅(SONOS)或带隙工程-硅-氧-氮-氧-硅(BE-SONOS)结构，包含有包括一穿隧介电层(tunneling dielectric layer)、一捕捉层(trapping layer)及一阻挡氧化物层(blocking oxide layer)的结构。穿隧介电层可包括氧化物、氮化物及于0的偏压下形成一倒“U”型的价带的氧化物子层(oxide sub-layer)及/或复合材料。捕捉层可能包括氮化物。阻挡氧化物层或门极层(gate layer)可包括氧化物。穿隧介电层可能还包括一电洞穿隧层(hole tunneling layer)、一价带偏移层(band offset layer)及一隔离层(isolation layer)。其他的内部结构亦考虑于本发明中，包括浮动栅极内存、电荷捕捉内存、反及型元件、反及型元件之外的半导体元件、非挥发性内存元件及/或内嵌式内存元件。

虽然关于揭露的原则的各种实施例已描述于上文中，应理解的是这些实施例仅以范例的方式表示，并非作为限制。因此，本发明所述的示范实施例的广度及范围不应藉由任何一个上述的示范性实施例所限制，然仅应参照本揭露所请求的权利要求范围及其均等物所定义。再者，上述优点及特征提供于所述的实施例中，然不应将本申请的权利要求的应用限制于达成任何一者或所有的上述优点的工艺及结构。

例如，如本发明所示，“形成”一层、多个层、多个交替的层、多层、堆栈及/或结构可包括产生层、多层、堆栈及/或结构的任何一种方法，包括沉积法及类似方法。“多层”可以是一个层、结构及/或包括多个内层及/或多个层、多层、结构的堆栈及/或堆栈于或形成于另一者上或之上的堆栈。内部结构可包括半导体元件的任何的内部结构，包括电荷储存结构(例如是包括一穿隧介电层、一捕捉层及一阻挡氧化物层的SONOS、BE-SONOS结构)。

虽然一个或多个层、多层及/或结构可于本发明中被描述为“硅”、“多晶硅”、“导电”、“氧化物”及/或“绝缘”层、多层及/或结构，应理解的是，这些示范实施例可应用于其他材料及/或组成的层、多层及/或结构。再者，于示范实施例中，这些结构可以是晶型结构及/或非晶型结构的形式。

再者，一个或多个层、多层及/或结构的“图案化”可包括于一个或多个层、多层及/或结构上产生所欲的图案的任何方法，这些方法包括藉由施加具有预成形图案(pre-formed pattern)的光阻屏蔽(未显示)以及根据光阻屏蔽上的预成形图案刻蚀这些层、多层及/或结构以进行光刻蚀工艺。

形成于、沉积于及/或留存于材料、层、结构之中及/或之上的纵梁，及/或形成于、沉积于及/或留存于材料、层及/或结构之间的纵梁，可包括导电材料、绝缘材料以及具有开口(opening)、孔(bore)、间隙(gap)、空孔(void)、裂痕(crack)、孔洞(hole)、气泡(bubble)、类似物及/或其的组合的材料。再者，虽然本发明描述的实施例用以解决(address)“纵梁”，本发明中描述的所请求的方法可亦有益于解决及/或改善其他效能相关的问题及/或议题，包括尺寸的形成、替换、改变，形状的改变，组成的改变，半导体制造过程中其他不完美的形式的组合、分割及/或转移。

“伸长支柱”或“支柱”可使用包括绝缘材料、导电材料、氮化物及 类似物的多个材料中的一个或多个来形成、填充、构成、沉积及/或建造。伸长支柱的剖面可以形成为包括圆形、椭圆形、正方形、长方形、三角形及/或几何图形的组合的多个形状中的一个或多个。

于本发明中应理解的是，所述的这些原则可应用于示范性实施例中所述的反及型元件之外的情况，包括反或型元件、其他内存储存元件、浮动栅极内存元件、电荷捕捉内存元件、非挥发性内存元件及/或内嵌式内存元件。

本发明中所使用的各种用语于本技术领域中具有特殊的意义。一特定的用语是否应理解为“领域中的术语”是取决于此用语所使用的语境而定。“连接于”、“形成于...上”、“形成于...之上”或其他类似用语一般应广义理解为包括参考元件之间的形成、沉积与连接直接的情形、或参考元件之间的形成、沉积与连接通过一个或多个中间物的情形。这些及其他用语是按照本发明中所使用的语境来解释，也因此本领域技术人员能理解在所揭露的语境中的这些用语。上述定义并非排除可能基于所揭露的语境所赋予这些用语的其他意义。

表示比较、测量及时间的用词，例如是“当时”、“均等”、“于...期间”、“完全”及类似用语，应理解为意指“实质上于当时”、“实质上均等”、“实质上于...期间”、“实质上完全”等等，其中“实质上”表示这些比较、测量及时间为可达成隐含状态或明显状态的期望的结果。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。