晶体管及其制作方法与流程

本发明涉及半导体领域，尤其涉及一种晶体管及其制作方法，特别是针对一种抑制晶体管短沟道效应的方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路集成密度越来越高，器件尺寸也越来越小。因此，器件沟道也相应地在变短，从而使沟道内耗尽区电荷与沟道总电荷的比例随着变大，进而导致栅控能力下降，引起短沟道效应，而短沟道效应将造成阈值电压降低，源-漏极穿通；另外，如果在较高漏电压情况下会造成漏极感应势垒降低，甚至会造成器件性能和可靠性退化，限制了器件尺寸的进一步缩小。

目前，Halo(晕环)注入或Pocket(袋形)注入是现有技术中最常用的抑制短沟道效应的掺杂方法，该方法通过提高器件源漏极附近的局部掺杂浓度，防止源-漏极穿通，提高栅控能力，进而抑制短沟道效应。

参考图1，通过轻掺杂离子注入工艺形成轻掺杂区101后，对N型器件采用P型离子、对P型器件采用N型离子在源-漏区103附近的轻掺杂区101注入形成Halo或Pocket结构102。

但是随着器件尺寸的不断减小，形成的Halo或Pocket结构102在改善短沟道效应的同时也会影响器件中电荷的迁移率，进而对器件性能产生一定的副作用。

技术实现要素：

本发明解决的问题是提供一种晶体管及其制作方法，避免因器件尺寸变小引起的短沟道效应。

为解决上述问题，本发明提供一种晶体管的制作方法。包括如下步骤：

提供一半导体衬底，所述半导体衬底上已形成有栅极结构；

在所述栅极结构侧壁形成第一侧壁层；

以所述第一侧壁层为掩膜刻蚀部分厚度的所述半导体衬底，使所述半导体衬底形成第一凸起部；

在所述第一侧壁层表面和第一凸起部侧壁形成牺牲侧壁层；

以所述牺牲侧壁层为掩膜刻蚀部分厚度的所述半导体衬底，使所述半导体衬底形成第二凸起部；

在所述第二凸起部侧壁形成介质层；

去除所述牺牲侧壁层，在所述半导体衬底上形成外延层，所述外延层的表面覆盖所述第一凸起部的表面和第二凸起部的表面；

向第一凸起部的半导体衬底内及第一凸起部两侧的外延层内进行第一离子注入工艺，形成轻掺杂区；

在所述第一侧壁层表面形成第二侧壁层，且所述第二侧壁层覆盖轻掺杂区顶面；

向第二凸起部两侧的外延层内进行第二离子注入工艺，形成源-漏区。

可选的，形成所述介质层的工艺包括：

在所述第二凸起部的侧壁和所述半导体衬底表面形成介质层；

以所述牺牲侧壁层为硬掩膜层，刻蚀所述介质层以去除所述半导体衬底表面的介质层，保留第二凸起部侧壁的介质层；

去除所述牺牲侧壁层。

可选的，所述介质层的材料为氧化硅，形成所述介质层的工艺为热氧化法。

可选的，刻蚀所述介质层所采用的工艺为等离子体干法刻蚀法。

可选的，所述介质层的厚度为至

可选的，所述牺牲侧壁层的材料为无定形碳，形成所述牺牲侧壁层的工艺为等离子增强化学气相沉积法。

可选的，所述牺牲侧壁层的厚度为至

可选的，所述第一凸起部的高度为至

可选的，所述第二凸起部的高度为至

可选的，所述轻掺杂区和源-漏区可以为N型区或P型区。

可选的，当所述轻掺杂区和源-漏区为N型区时，注入离子为P离子、As离子或Sb离子；当所述轻掺杂区和源-漏区为P型区时，注入离子为B离子或BF离子。

可选的，所述N型轻掺杂区注入的离子能量为0.2Kev至10Kev，注入的离子剂量为2E14至3E15原子每平方厘米；所述N型源-漏区注入的离子能量为1Kev至10Kev，注入的离子剂量为1E14-5E15原子每平方厘米。

可选的，所述P型轻掺杂区注入的离子能量为4Kev至50Kev，注入的离子剂量为6E12至6E13原子每平方厘米；所述P型源-漏区注入的离子能量为1Kev至10Kev，注入的离子剂量为1E14至5E15原子每平方厘米。

可选的，在形成源-漏区后，需进行退火工艺以激活离子。

本发明还提供一种晶体管结构，包括：

半导体衬底；

栅极结构，位于所述半导体衬底上；

第一侧壁层，位于所述栅极结构的侧壁；

第一凸起部，位于所述半导体衬底内；

第二凸起部，位于所述半导体衬底内，且与所述第一凸起部呈阶梯状；

介质层，位于所述第二凸起部侧壁；

外延层，覆盖于所述第一凸起部的表面和第二凸起部的表面；

第二侧壁层，位于所述第一侧壁层表面；

轻掺杂区，位于所述第一凸起部的半导体衬底内以及第一凸起部两侧的外延层内；

源-漏区，位于所述第二凸起部两侧的外延层内。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，以牺牲侧壁层为掩膜刻蚀半导体衬底形成第二凸起部，在第二凸起部侧壁形成介质层后通过外延生长法形成与半导体衬底材料相同的外延层，所述外延层的表面覆盖所述第一凸起部的表面和第二凸起部的表面，所述第一凸起部的半导体衬底以及第一凸起部两侧的外延层作为轻掺杂区，所述第二凸起部两侧的外延层作为源-漏区，且所述介质层位于半导体衬底内源-漏区在沟道内易穿通的区域位置，源-漏区离子注入后，使源-漏区在沟道内易穿通的区域被介质层完全隔离，从而避免了因器件尺寸减小引起的源漏极穿通等短沟道效应。

附图说明

图1是现有技术晶体管的结构示意图；

图2至图12是本发明实施例的晶体管制作方法各步骤对应结构示意图。

具体实施方式

现有技术中为了抑制短沟道效应，通常采用Halo(晕环)注入或Pocket(袋形)注入的掺杂方法，但是随着器件尺寸的不断减小，形成的Halo或Pocket掺杂结构在改善短沟道效应的同时也会影响器件中电荷的迁移率，进而对器件电性能产生一定的副作用。

本发明的发明人经过进一步研究验证，为了抑制短沟道效应，则需要将源-漏区在沟道内易穿通的区域进行隔离。通过刻蚀半导体衬底，定义出源漏区，并在该区域靠近沟道位置的侧壁上形成一层介质层，所述介质层作为后续源-漏区在沟道方向上的隔离层，然后在半导体衬底上形成与半导体衬底材料相同的外延层，经后续离子注入后作为器件的轻掺杂区和源-漏区，所述源-漏区由位于半导体衬底内的介质层进行隔离，从而避免因器件尺寸减小引起的源漏极穿通等短沟道效应。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图12是本发明实施例的晶体管制作方法各步骤对应结构示意图。

具体参考图2，提供半导体衬底200，所述半导体衬底200含硅；所述半导体衬底200上已形成有栅极结构204和覆盖所述栅极结构204的再氧化层203，所述栅极结构204包括栅极氧化层201和多晶硅层202；其中所述半导体衬底200内已形成浅沟槽隔离结构(未标注)和阱区(未标注)。

本实施例中，所述半导体衬底200的材料为单晶硅，所述再氧化层203为氧化硅层。形成所述再氧化层203的工艺具体可以为：采用热氧化法，以氧气为反应气体，在750℃至1100℃的工艺温度下，通入的氧气与多晶硅层202中的硅发生反应从而在所述在多晶硅层202表面形成一层氧化硅层以修补通过刻蚀工艺形成栅极结构204的过程中产生的损伤。所述再氧化层203的厚度为至(其中所述再氧化层203的厚度包括和)。

参考图3，在再氧化层203侧壁形成第一侧壁层205。

本实施例中，形成第一侧壁层205的工艺具体可以为：采用炉管生长法在半导体衬底200表面形成一膜层，所述膜层为氮化硅层，所述膜层覆盖栅极结构204、再氧化层203、浅沟槽隔离结构和半导体衬底200表面。通过等离子体干法刻蚀工艺刻蚀所述再氧化层203顶面、浅槽隔离结构表面和半导体衬底200表面的膜层，在再氧化层203侧壁留下第一侧壁层205。

所述炉管生长法的工艺具体可以为：在压力为0.1托至5托，工艺温度为700℃至800℃的条件下，向炉管内通入二氯硅烷和氨气，形成一层具有良好覆盖能力和均匀度的氮化硅层。

本实施例中，所述等离子体干法刻蚀工艺具体可以为：采用气体四氟化碳混合氧气和氩气作为刻蚀气体，利用刻蚀气体形成等离子体，借助氩气的强轰击能力实现主刻蚀，其中，刻蚀腔体内的压力为50毫托至150毫托，刻蚀功率为0瓦至300瓦，四氟化碳气体流量为3sccm至20sccm，氧气流量为5sccm至15sccm，氩气流量为200sccm至800sccm。

参考图4，以第一侧壁层205为掩膜，刻蚀半导体衬底200，使半导体衬底200形成第一凸起部206。

本实施例中，形成第一凸起部206的具体工艺为：以第一侧壁层205为 掩膜，采用等离子体干法刻蚀工艺刻蚀所述半导体衬底200，形成高度为至的第一凸起部206(其中第一凸起部206的高度包括和)。

所述等离子体干法刻蚀工艺所采用的主刻蚀气体为包含溴化氢的溴基气体与包含SF6的氟基硫化气体构成的混合气体，以氦气和氧气作为辅助气体。其中，反应腔体内的压力为0毫托-30毫托，刻蚀功率为300瓦-1500瓦，偏压为100伏特至350伏特，主刻蚀气体和辅助气体的气体总流量为50sccm至500sccm，工艺时间为1秒至10秒，具体工艺条件根据第一凸起部206所需高度决定。

参考图5，在第一侧壁层205和第一凸起部206侧壁形成牺牲侧壁层207。

本实施例中，形成所述牺牲侧壁层207的工艺具体可以为：在半导体衬底200表面采用等离子增强化学气相沉积法形成一膜层，所述膜层的材料为无定形碳，所述膜层覆盖第一侧壁层205、第一凸起部206、再氧化层203、半导体衬底200和浅沟槽隔离结构，然后通过等离子体干法刻蚀工艺刻蚀所述再氧化层203顶面、半导体衬底200表面和浅沟槽隔离结构表面的膜层，在第一侧壁层205和第一凸起部206侧壁留下牺牲侧壁层207，所述牺牲侧壁层207的厚度为至(其中所述牺牲侧壁层207的厚度包括和)。所述牺牲侧壁层207的边缘与后续工艺形成的轻掺杂区的边缘齐平。

本实施例中，由于所述牺牲侧壁层207位于第一侧壁层205和第一凸起部206侧壁，而所述第一侧壁层205的材料为氮化硅，所述再氧化层203的材料为氧化硅，所述半导体衬底200的材料含硅，因此选取与第一侧壁层205、再氧化层203和半导体衬底200材料不同的无定形碳作为牺牲侧壁层207，使所述牺牲侧壁层较易去除且在后续去除牺牲侧壁层207的工艺中对其他膜层不产生损伤。

本实施例中，所述等离子增强化学气相沉积法的工艺具体可以为：以C3H6或C2H4或C2H2等碳氢化合物作为反应气体，在200℃-300℃的工艺温度下，先在半导体衬底200表面形成初始无定形碳层，然后采用含氮等离子体处理所述初始无定形碳层，形成致密的无定形碳层；所述含氮等离子体 处理所采用的气体为氮气或氨气，气体流量为3000sccm至20000sccm，工艺时间为5秒至180秒，该处理工艺的功率为20瓦至300瓦，压力为1托至30托。

所述等离子体干法刻蚀工艺所采用的主刻蚀气体为氨气和氢气的混合气体，辅助气体为氩气，所述氨气和氢气的混合气体具有较高的刻蚀选择比，几乎不会与氧化硅、氮化硅和硅发生反应，从而避免了在刻蚀所述无定形碳层的过程中对其他膜层的损伤。其中，氨气的气体流量为200sccm至300sccm，氢气的流量为300sccm至500sccm，氩气的流量为0sccm至200sccm，该工艺的功率为800瓦至1000瓦，压力为80毫托至120毫托。

参考图6，以牺牲侧壁层207为掩膜，刻蚀半导体衬底200，使所述半导体衬底200形成第二凸起部208。

本实施例中，形成第二凸起部208的具体工艺为：以牺牲侧壁层207为掩膜，采用等离子体干法刻蚀工艺刻蚀所述半导体衬底200，形成高度为至的第二凸起部208(其中所述第二凸起部208的高度包括和)。

所述等离子体干法刻蚀工艺所采用的主刻蚀气体为包含溴化氢的溴基气体与包含SF6的氟基硫化气体构成的混合气体，以氦气和氧气作为辅助气体。其中，反应腔体内的压力为0毫托-30毫托，功率为300瓦-1500瓦，偏压为100伏特-350伏特，主刻蚀气体和辅助气体的气体总流量为50sccm-500sccm，反应时间为1秒-10秒，具体工艺条件根据第二凸起部208所需高度决定。

参考图7，在第二凸起部208侧壁和半导体衬底200表面形成介质层209。

本实施例中，所述介质层209为氧化硅层，形成所述介质层209的工艺为热氧化法。以氧气为反应气体，在750℃至1100℃的工艺温度下，通入的氧气与半导体衬底200表面和第二凸起部208侧壁中的硅发生反应从而在所述在第二凸起部208侧壁和半导体衬底200表面形成氧化硅层。所述介质层209的厚度为至(其中所述介质层209的厚度包括和)。

参考图8，刻蚀去除半导体衬底200表面的介质层，保留第二凸起部208侧壁的介质层209，然后去除牺牲侧壁层207(如图7所示)。

本实施例中，刻蚀去除所述半导体衬底200表面的介质层的工艺为等离子体干法刻蚀工艺，利用该刻蚀工艺的各向异性，在刻蚀半导体衬底200表面的介质层的过程中产生的聚合物对所述第二凸起部208侧壁的介质层起到保护作用，从而在去除所述半导体衬底20表面的介质层后保留了第二凸起部208侧壁的介质层209。

所述等离子体干法刻蚀工艺采用气体四氟化碳混合氧气和氩气作为刻蚀气体，利用刻蚀气体形成等离子体，借助氩气的强轰击能力实现第一步物理刻蚀；所述第一步物理刻蚀的源功率为1500瓦至3000瓦；偏置功率为2000瓦至4000瓦，氩气流量为200sccm至2000sccm，然后采用碳元素和氮元素比例大于1:4的刻蚀气体混合氦气实现第二步物理刻蚀，例如C4F8、C5F8等，所述第二步物理刻蚀的源功率为500瓦至2000瓦，偏置功率为500瓦至2000瓦，氦气流量为100sccm至1000sccm。

参考图9，在半导体衬底200表面形成与所述半导体衬底200材料相同的外延层210，所述外延层210表面覆盖所述第一凸起部206和第二凸起部208表面，且呈阶梯状。

本实施例中，所述第一凸起部206的半导体衬底以及第一凸起部206两侧的外延层为后续形成的器件轻掺杂区，所述第二凸起部208两侧的外延层为后续形成的器件源-漏区。

本实施例中，所述外延层210的材料为单晶硅。采用外延生长法，在压力为3托至15托，温度为1000℃至1100℃的条件下进行沉积，以四氯硅烷作为硅源气体，其气体流量为30sccm至300sccm，载气为氢气，其气体流量为5sccm至50sccm，四氯硅烷和氢气经过化学反应后沿半导体沉底200的晶格方向在半导体衬底200表面生长一层与所述半导体衬底200相同材质的外延层210，所述外延层210表面覆盖所述第一凸起部206和第二凸起部208表面。

参考图10，向第一凸起部的半导体衬底内以及第一凸起部两侧的外延层内进行第一离子注入工艺，形成半导体器件的轻掺杂区211。

本实施例中，所述轻掺杂区211可以为N型轻掺杂区或P型轻掺杂区。

当所述轻掺杂区211为N型轻掺杂区时，所注入离子可以为P离子、As离子或Sb离子，所述注入的离子能量为0.2Kev至10Kev，注入的离子剂量为2E14至3E15原子每平方厘米。

当所述轻掺杂区211为P型轻掺杂区时，所注入离子可以为B离子或BF离子，所述注入的离子能量为4Kev至50Kev，注入的离子剂量为6E12至6E13原子每平方厘米。

参考图11，在第一侧壁层205表面形成第二侧壁层212后，向第二凸起部两侧的外延层内进行第二离子注入工艺，形成半导体器件的源-漏区213，所述源-漏区213被所述介质层209完全隔离且所述介质层209位于所述源-漏区213在沟道内易穿通的位置。

所述第二侧壁层212可以为单层结构，也可以为叠层结构。当所述第二侧壁层212为单层结构时，所述第二侧壁层212为氧化硅层；当所述第二侧壁层212为叠层结构时，所述第二侧壁层212为氧化硅层和氮化硅层构成的双层结构，且所述第二侧壁层覆盖轻掺杂区顶面。

本实施例中，所述第二侧壁层212为通过化学气相沉积法形成的氧化硅层和炉管生长法形成的氮化硅层构成。在形成所述第二侧壁层212后，进行源漏极离子注入工艺，形成半导体器件的源-漏区213，所述源-漏区213可以为N型源-漏区或P型源-漏区。

当所述源-漏区213为N型源-漏区213时，所注入离子可以为P离子、As离子或Sb离子，所述注入的离子能量为1Kev至10Kev，注入的离子剂量为1E14至5E15原子每平方厘米。

当所述源-漏区213为P型源-漏区213时，所注入离子可以为B离子或BF离子，所述注入的离子能量为1Kev至10Kev，注入的离子剂量为1E14至5E15原子每平方厘米。

参考图12，离子注入工艺后，对半导体衬底200进行退火工艺，图中箭头表示所述退火工艺中的热源，通过退火工艺以激活源-漏区注入的离子。

本实施例中，对所述半导体衬底200进行的退火工艺为快速退火工艺，所述退火工艺将注入源-漏区的离子推进至所述半导体衬底200内所需深度并 得以激活，同时修复所述半导体衬底200的晶格在离子注入工艺过程中的损伤，最终形成器件的源-漏区。具体工艺为：将半导体衬底200置于炉管中，先升温至500℃至650℃，再继续升温至峰值温度800℃至1100℃，所需工艺时间为2秒至20秒。

当工艺温度低于800℃或工艺时间少于2秒时，所述快速退火工艺提供的热量不足，导致离子扩散不到位，引起器件的电性能偏移；当工艺温度高于1100℃时，将导致半导体衬底200应力变大，具有破片的风险，同时将影响其他离子在所述半导体衬底200内的分布；当工艺时间大于20秒时，将导致注入所述半导体衬底200内的离子扩散太深，也将引起器件的电性能偏移。

此外，参考图12，本发明还提供一种晶体管结构，包括：

半导体衬底200；

栅极结构204，所述栅极结构204包括栅极氧化层201和多晶硅层202，所述栅极结构204位于所述半导体衬200底表面，所述栅极结构204表面被再氧化层203覆盖；

第一侧壁层205，位于所述再氧化层203表面；

第一凸起部206(如图8所示)，位于所述半导体衬底200内，且所述第一凸起部被第一侧壁层205所覆盖；

第二凸起部208；位于所述半导体衬底200内，且所述第二凸起部208与所述第一凸起部206呈阶梯状；

介质层209，位于所述第二凸起部208的侧壁；

外延层213，形成于所述半导体衬底200上，所述外延层213覆盖所述第一凸起部表面和第二凸起部表面；

第二侧壁层212，位于所述第一侧壁层205表面；

轻掺杂区，位于所述第一凸起部的半导体衬底内以及第一凸起部两侧的外延层内；

源-漏区，位于所述第二凸起部两侧的外延层内。

本发明通过以位于半导体衬底内的介质层代替现有技术的Halo或Pocket结构，使源-漏区在沟道内易穿通的区域被完全隔离，在源-漏区离子注入后，保证器件电荷的迁移率不受影响的同时有效地抑制了因器件尺寸减小引起的源漏极穿通等短沟道效应。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。