隔离结构及其制造方法与流程

本发明是有关于一种隔离结构及其制造方法。

背景技术：

随着半导体元件的集成化，为了达到高密度以及高效能的目标，在制造半导体元件时，倾向制造更小且集成度更高的结构。因此，隔离结构的隔离效果对于半导体元件的效能影响变大。

在半导体元件的制造过程中，所形成的隔离结构可能会受到后续工艺的影响而产生例如晶格错位(lattice dislocation)或桥接缺陷(bridge defect)等问题，这类问题可能是导致半导体元件产生漏电流的原因之一。因此，如何形成一种隔离结构以减少上述晶格错位或桥接缺陷等问题的发生，为当前所需研究的课题。

技术实现要素：

本发明提供一种隔离结构及其制造方法，可减少晶格错位或桥接缺陷问题的发生，并达到较佳的填沟能力。

本发明提供一种隔离结构。隔离结构包括缓冲层和包覆层。缓冲层位于基底的沟道中。包覆层位于沟道中且环绕包覆缓冲层，其中缓冲层未裸露出来且未与沟道接触，且缓冲层的材料与包覆层不同。

在本发明的一实施例中，上述缓冲层的形状为U型或V型。

在本发明的一实施例中，上述缓冲层的材料包括氮化硅、氮氧化硅或其组合。

本发明提供一种隔离结构。隔离结构包括衬层、缓冲层、第一绝缘层以及第二绝缘层。衬层位于基底的沟道的底表面和侧壁上。缓冲层位于衬层的底表面和部分侧壁上，其中衬层的另一部分侧壁裸露。第一绝缘层位于缓冲层的底表面和侧壁上。第二绝缘层位于第一绝缘层的顶表面、缓冲 层的顶表面和衬层的另一部分侧壁上。

在本发明的一实施例中，上述缓冲层的形状为U型或V型。

在本发明的一实施例中，上述缓冲层的材料应力大于衬层的材料应力。

在本发明的一实施例中，上述缓冲层的材料包括氮化硅、氮氧化硅或其组合。

本发明提供一种隔离结构的制造方法，其包括以下步骤。于基底中形成沟道。形成衬层，其中衬层覆盖沟道的底表面和侧壁。形成缓冲层，其中缓冲层覆盖衬层的表面。形成第一绝缘层，其中第一绝缘层覆盖缓冲层的表面。移除部分第一绝缘层和部分缓冲层，以裸露沟道的侧壁上的衬层的部分侧壁。形成第二绝缘层，其中第二绝缘层覆盖第一绝缘层的顶表面、缓冲层的顶表面和衬层的部分侧壁。

在本发明的一实施例中，上述缓冲层的材料应力大于衬层的材料应力。

在本发明的一实施例中，上述移除部分第一绝缘层和部分缓冲层的方法包括干法刻蚀法、湿法刻蚀法或其组合。

基于上述，本发明形成的隔离结构通过材料应力较大的缓冲层在基底和绝缘层之间做为应力缓冲层(stress buffer layer)，可在后续的高温工艺中避免沟道中的绝缘层体积膨胀而导致结构变形所造成的漏电流现象，又由于缓冲层可减少沟道的深宽比，故可达到较佳的填沟能力，且所形成的缓冲层可通过工艺参数的调整形成合适的高度、厚度和轮廓，避免桥接缺陷的问题。此外，具有此隔离结构的半导体元件具有更好的电子载子移动率(carrier mobility)。因此，可提升半导体元件的电性表现以及工艺良率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1G为依照本发明的实施例所绘示的隔离结构的制造方法的剖面示意图。

图2为依照本发明的实验例和比较例所制造的隔离结构的漏电流测试图。

【符号说明】

10、10a：基底

12、12a：垫层

14、14a：硬掩模层

15、15a、15b：沟道

16：衬层

17：包覆层

18、18a、18b、18c：缓冲层

20、20a、20b、20c：第一绝缘层

22、22a：第二绝缘层

100：隔离结构

h、H：高度

t：厚度

w：宽度

具体实施方式

图1A至图1G为依照本发明的实施例所绘示的隔离结构的制造方法的剖面示意图。

请参照图1A，首先提供基底10，并在基底10上依序形成垫层12和硬掩模层14。基底10可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底10的材质例如是选自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘层上硅(silicon on insulator，SOI)基底。基底10例如是硅或硅化锗。

垫层12的材料例如包括氧化物、氮化物、氮氧化物或其组合。垫层12的形成方法例如是热氧化法或化学气相沉积法(CVD)。硬掩模层14包括单层结构或多层结构。硬掩模层14的材料与垫层12不同，硬掩模层14的材料例如是氧化硅、氮化硅或其他合适的材料。形成硬掩模层14的方法包括化学气相沉积法。

请参照图1B，对硬掩模层14以及垫层12进行图案化工艺，并在基 底10中形成沟道15。图案化工艺的方法例如是光刻与刻蚀法。刻蚀法例如是干法刻蚀法。干法刻蚀法例如是溅射刻蚀或反应性离子刻蚀。沟道15的形状可为任意形状，例如是V型、U型、菱形或其组合。

请继续参照图1B，在沟道15上形成衬层16，其中衬层16覆盖沟道15的底表面和侧壁。在一实施例中，衬层16仅覆盖沟道15的底表面和部分侧壁，部分侧壁是指位于沟道15中的基底10a的侧壁。也就是说，衬层16并未覆盖位于沟道15中的垫层12a和硬掩模层14a的侧壁。但本发明不限于此。衬层16的材料例如包括氧化硅。衬层16的厚度例如是介于10埃至1000埃之间。衬层16的形成方法例如是热氧化法或化学气相沉积法。

请参照图1B和图1C，在基底10a上形成缓冲层18，其中缓冲层18覆盖衬层16的表面。在一实施例中，缓冲层18覆盖衬层16的表面、沟道15的剩余表面以及硬掩模层14a的顶表面。在一实施例中，缓冲层18例如是共形地覆盖衬层16的表面、沟道15的剩余表面以及硬掩模层14a的顶表面。沟道15的剩余表面例如包括位于沟道15中的垫层12a和硬掩模层14a的侧壁。但本发明不限于此。缓冲层18的材料可以是任何可做为应力缓冲的材料。在一实施例中，缓冲层18的材料应力大于衬层16的材料应力。在一些实施例中，缓冲层18的材料例如包括氮化硅、氮氧化硅或其组合。缓冲层18可以是单层结构或多层结构。单层结构可以是单一的材料所构成，也可以是一渐进层。在一示范实施例中，缓冲层18的材料应力自靠近衬层16至远离衬层16呈渐进式地递增。在又一示范实施例中，缓冲层18是单层结构，缓冲层18的材料例如是氮化硅。在另一示范实施例中，缓冲层18是单层结构，且为渐进层，其中缓冲层18靠近衬层16的部分为氮氧化硅，而缓冲层18远离衬层16的部分逐渐转变为氮化硅。在另一示范实施例中，缓冲层18例如是多层结构，靠近衬层16的缓冲层18例如是氮氧化硅层，远离衬层16的缓冲层18例如是氮化硅层。缓冲层18的形成方法例如是化学气相沉积法。

请继续参照图1C，在基底10a上形成第一绝缘层20，其中第一绝缘层20覆盖缓冲层18的表面。第一绝缘层20的材料例如包括氧化物、旋涂式介电(spin-on dielectric，SOD)材料或其组合。在一示范实施例中， 第一绝缘层20的材料例如是氧化硅。第一绝缘层20的厚度例如介于500埃至3500埃之间。第一绝缘层20的形成方法例如是高密度等离子体化学气相沉积法(high density plasma chemical vapor deposition，HDP-CVD)、旋涂式玻璃法(spin on glass，SOG)或高深宽比填沟工艺(high aspect ratio process，HARP)。第一绝缘层20的材料与缓冲层18的材料不同。第一绝缘层20的材料可与衬层16的材料相同或相异。第一绝缘层20的材料的致密度可与衬层16的材料的致密度不同。在一些实施例中，第一绝缘层20的材料与衬层16的材料相同，但形成方法不同。在一示范实例中，第一绝缘层20的膜形成速率(沉积速率或成长速率)大于衬层16的膜形成速率。在一示范实例中，第一绝缘层20是以化学气相沉积法形成；衬层16是以热氧化法形成。

请参照图1C和图1D，进行刻蚀工艺，以移除位于沟道15a的侧壁上的第一绝缘层20和部分缓冲层18，以裸露沟道15a的侧壁上的缓冲层18b和衬层16的部分侧壁。刻蚀工艺例如包括干法刻蚀法、湿法刻蚀法或其组合。干法刻蚀法的刻蚀气体例如包括三氟化氮(NF₃)。湿法刻蚀法的刻蚀液体例如包括磷酸(H₃PO₄)、氢氟酸(HF)或其组合。在一实施例中，湿法刻蚀法例如是二阶段的刻蚀工艺。在一示范实施例中，二阶段的刻蚀工艺可以是先使用氢氟酸进行第一次刻蚀以移除位于沟道15a的侧壁上的第一绝缘层20，使缓冲层18裸露出来。二阶段的刻蚀工艺可以接着再使用磷酸进行第二次刻蚀，移除部分缓冲层18以裸露沟道15b的侧壁上的衬层16的部分侧壁。二阶段的刻蚀工艺可通过不同刻蚀液体对缓冲层18和第一绝缘层20的刻蚀选择比不同，来达到侧壁和底部刻蚀速度的差异。但本发明不限于此。在另一实施例中，可先在沟道15a的底部表面(即位于沟道15a中的第一绝缘层20的底表面)上形成光刻胶(未绘示)，接着进行刻蚀工艺以移除位于沟道15a的侧壁上的第一绝缘层20和部分缓冲层18，最后再移除光刻胶。

如图1D所示，缓冲层18在上述移除步骤后可分为缓冲层18a以及缓冲层18b。缓冲层18a覆盖位于沟道15b底部的衬层16的顶表面和部分侧壁。缓冲层18b覆盖位于沟道15b的侧壁上的垫层12a和硬掩模层14a以及硬掩模层14a的顶表面。缓冲层18a和缓冲层18b之间的间隙裸露出衬 层16的部分侧壁。缓冲层18a的形状例如为U型或V型。但本发明不限于此。此外，第一绝缘层20在上述移除步骤后亦可分为第一绝缘层20a以及第一绝缘层20b。第一绝缘层20a位于沟道15b底部且覆盖缓冲层18a。第一绝缘层20b覆盖缓冲层18b。

值得一提的是，缓冲层18a的高度h(靠近沟道15b的侧壁的缓冲层18a的高度)可通过调整形成第一绝缘层20的工艺参数或上述移除步骤的工艺参数来达到所需要的缓冲层18a的高度。在一实施例中，缓冲层18a靠近沟道15b的侧壁的顶表面(即缓冲层18a的U型或V型的两末端处)低于基底10a的顶表面。在此情况下，由于缓冲层18a不会凸出基底10a的顶表面，因此可避免桥接缺陷问题的发生。

请参照图1E，在基底10a上形成第二绝缘层22，第二绝缘层22覆盖第一绝缘层20a的顶表面、缓冲层18a的顶表面和衬层16的部分侧壁。在一实施例中，衬层16的部分侧壁即上述移除步骤之后裸露的部分。在另一实施例中，第二绝缘层22更包括覆盖缓冲层18b的侧壁和第一绝缘层20b的表面。但本发明不限于此。在一实施例中，第二绝缘层22填满沟道15b。第二绝缘层22的材料例如包括氧化物、旋涂式介电材料或其组合。在一示范实施例中，第二绝缘层22的材料例如是氧化硅。第二绝缘层22的厚度例如介于2000埃至10000埃之间。第二绝缘层22的形成方法例如是高密度等离子体化学气相沉积法、旋涂式玻璃法或高深宽比填沟工艺。在一实施例中，第二绝缘层22的材料和第一绝缘层20的材料相同。在另一实施例中，第二绝缘层22的材料和第一绝缘层20的材料不同。但本发明不限于此。

请参照图1F，移除缓冲层18b以上的第一绝缘层20b和第二绝缘层22，使剩余的第二绝缘层22a的顶表面与覆盖硬掩模层14a的缓冲层18b的顶表面实质上共平面。但本发明不限于此。移除缓冲层18b以上的第一绝缘层20b和第二绝缘层22的方法例如是平坦化工艺。平坦化工艺的方法例如是化学机械研磨法(chemical mechanical polishing，CMP)。

请参照图1G，移除硬掩模层14a，并移除垫层12a以上的缓冲层18b，留下缓冲层18c。在一实施例中，第二绝缘层22a的顶表面、缓冲层18c的顶表面与垫层12a的顶表面实质上非共平面，也就是说，第二绝缘层22a 的顶表面、缓冲层18c的顶表面高于垫层12a的顶表面。但本发明不限于此。移除硬掩模层14a和缓冲层18b的方法例如是刻蚀工艺。刻蚀工艺例如是湿法刻蚀法。湿法刻蚀法使用的刻蚀液体例如是氢氟酸。

以下将参照图1G对本发明的隔离结构的结构进行说明。如图1G所示，本发明的隔离结构100包括缓冲层18a和包覆层17。缓冲层18a位于基底10a的沟道15中。包覆层17位于沟道15中且环绕包覆缓冲层18a，其中缓冲层18a未裸露出来且未与沟道15接触，且缓冲层18a的材料与包覆层17不同。在一实施例中，包覆层17又包括衬层16、第一绝缘层20a和第二绝缘层22a。衬层16位于沟道15的底表面和侧壁上，其中缓冲层18a位于衬层16的底表面和部分侧壁上，其中衬层16的另一部分侧壁裸露。第一绝缘层20a位于缓冲层18a的底表面和侧壁上。第二绝缘层22a位于第一绝缘层20a的顶表面、缓冲层18a的顶表面和衬层16的另一部分侧壁上。

如图1G所示，在一实施例中，沟道15的高度H(沟道15底部至基底12a的顶表面的高度)例如介于1000埃至10000埃之间。在另一实施例中，缓冲层18a的高度h(靠近沟道15的侧壁的缓冲层18a的高度)例如介于1500埃至3000埃之间。在又一实施例中，缓冲层18a的厚度t例如介于100埃至200埃之间。在又一实施例中，沟道15的宽度w(位于基底12a的顶表面之间的沟道宽度)例如介于1800埃至3600埃之间。但本发明不限于此。

在一实施例中，缓冲层18a的高度h和缓冲层18a的厚度t的比值例如是介于10％至90％之间。在另一实施例中，缓冲层18a的高度h和沟道15的宽度w的比值例如是介于20％至90％之间。在又一实施例中，缓冲层18a的厚度t和沟道15的宽度w的比值例如是介于10％至90％之间。但本发明不限于此。

值得一提的是，缓冲层的高度、厚度和轮廓可通过参数的调整达到想要的范围。举例来说，缓冲层的厚度在一定的范围内，厚度愈厚对于晶格错位的问题改善愈佳。然而，当缓冲层的厚度超过一定的范围，则可能导致填沟能力下降并造成桥接缺陷的问题。此外，由于应力效应(stress effect)和尺寸效应(dimension effect)的影响，沟道的宽度亦会影响缓冲层的厚 度和高度对于晶格错位或桥接缺陷等问题发生的改善程度。因此，本发明可通过上述工艺的参数调整缓冲层的高度、厚度和轮廓至最佳的范围内。

图2为依照本发明的实验例和比较例所制造的隔离结构的漏电流测试图。

实验例1

依照本发明的一实施例制造的隔离结构，其在基底与绝缘层之间包括上述的衬层和缓冲层。

实验例2

与上述实验例1的隔离结构相似，但实验例2的隔离结构在基底与绝缘层之间仅包括上述的衬层，并不包括缓冲层。

比较例1

依照传统的制造方法制造的隔离结构，其在基底与绝缘层之间不包括上述的衬层和缓冲层。

请参照图2，实验例1、实验例2和比较例1的漏电流结果如图2中的曲线所示。实验例1和实验例2的隔离结构相较于比较例1的隔离结构，前二者的漏电流现象较小，且其中又以实验例1的隔离结构的漏电流现象最小。也就是说，在基底与绝缘层之间包括缓冲层的隔离结构可减少漏电流现象。此外，由于绝缘层的材料应力相对于基底较大，其压应力亦较大。通过介于基底和缓冲层之间具有衬层的隔离结构可消除绝缘层的高压应力进而加强层间接合。因此在基底与绝缘层之间包括衬层和缓冲层二者的隔离结构可有效地减少漏电流现象。

本发明的隔离结构及其制造方法可应用于任何互补式金属氧化物半导体(CMOS)集成电路的工艺，且隔离结构可例如为浅沟道隔离结构或深沟道隔离结构。但本发明不以此为限。

综上所述，本发明实施例中所形成的隔离结构，由于在基底和绝缘层之间具有材料应力较大的缓冲层做为应力缓冲层，因此在后续的高温工艺中，例如热回火或热氧化工艺，可避免沟道中的绝缘层体积膨胀而导致结构变形所造成的漏电流现象。又由于缓冲层可减少沟道的深宽比，故可达到较佳的填沟能力。此外，本发明的缓冲层可通过参数的调整而形成合适的高度、厚度和轮廓，藉此避免桥接缺陷的问题。此外，具有此隔离结构 的半导体元件具有更好的电子载子移动率。因此，可提升半导体元件的电性表现及工艺良率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。