深沟槽隔离结构及其形成方法与流程

本发明实施例涉及深沟槽隔离结构及其形成方法。

背景技术：

图像传感器芯片广泛用于诸如照相机的应用。在图像传感器芯片的形成中，图像传感器(诸如光电二极管器件)形成在晶圆的硅衬底上，随后在晶圆的前侧上形成互连结构。在形成互连结构之后，减薄晶圆，并且诸如滤色器和微透镜的背侧结构形成在晶圆的背侧上。当使用图像传感器芯片时，光投射在图像传感器上，其中，光被转换为电信号。例如，响应于光子的刺激，图像传感器芯片中的图像传感器生成电信号。

在图像传感器芯片中，深沟槽形成在硅衬底中以使图像传感器彼此分离。深沟槽填充有介电材料以使相邻的器件彼此隔离，介电材料可以包括氧化物。

技术实现要素：

根据本发明的一些实施例，提供了一种半导体器件，包括：第一钝化层，位于半导体衬底中的沟槽的底面上方并且沿着所述半导体衬底中的沟槽的侧壁延伸，其中，所述第一钝化层包括第一介电材料；钝化氧化物层，在所述沟槽中并且位于所述第一钝化层上，其中，所述钝化氧化物层包括所述第一介电材料的氧化物并且具有比所述第一钝化层高的氧原子百分比；以及第二钝化层，在所述沟槽中并且位于所述钝化氧化物层上，其中，所述第二钝化层包括所述第一介电材料并且具有比所述钝化氧化物层低的氧原子百分比。

根据本发明的另一些实施例，还提供了一种半导体器件，包括：第一光电二极管器件和第二光电二极管器件，设置在半导体衬底的正面处；沟 槽，至少部分地设置在所述第一光电二极管器件与所述第二光电二极管器件之间，其中，所述沟槽从所述半导体衬底的背面延伸，所述半导体衬底的背面与所述半导体衬底的正面相对；多层钝化结构，在所述沟槽的底面上方并且沿着所述沟槽的侧壁延伸，其中，所述多层钝化结构包括：多个钝化层，每一个都包括具有大于5.5电子伏特(eV)的带隙的介电材料；以及一个或多个氧化物钝化层，设置在多个钝化层的每一个之间，其中，所述一个或多个氧化物钝化层包括所述介电材料的氧化物并且包括比所述多个钝化层更高的氧原子百分比。

根据本发明的又一些实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：提供包括第一光电二极管器件和第二光电二极管器件的衬底；在半导体衬底中图案化沟槽，其中，所述沟槽至少部分地设置在所述第一光电二极管器件与所述第二光电二极管器件之间；在底面上方形成第一钝化层，并且所述第一钝化层沿着所述沟槽的侧壁延伸；氧化所述第一钝化层的上部以形成钝化氧化物层；以及在所述沟槽中在所述钝化氧化物层上方形成第二钝化层，其中，所述第一钝化层和所述第二钝化层均都包括相同的介电材料。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1至图16示出了根据一些实施例的制造半导体器件的各个中间阶段。

图17示出了根据一些实施例的用于形成半导体器件的工艺流程。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是 实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。

各个实施例包括设置在半导体衬底中的图像感测元件(如，光电二极管器件)之间的隔离沟槽。多层钝化结构形成在沟槽内(如，沿着沟槽的侧壁延伸并且延伸至沟槽的底面上方)。多层钝化结构包括两个或多个钝化层(如，包括高带隙介电材料)和设置在每个钝化层之间的钝化氧化物层(如，包括高带隙介电层的氧化物)。钝化氧化物层包括比钝化层更高的氧原子百分比。通过包括钝化氧化物层，钝化氧化物层与钝化层之间的界面处累积异构偶极子，这增加了多层钝化结构内的固定电荷的量。因此，根据各个实施例，提供了一种提供改进的电功能(诸如减少的电串扰、增大的信噪比、减少的白像素和暗电流退化)的隔离结构。钝化氧化物层还允许更薄的钝化结构的形成，这有利地提高了所得到的图像传感器器件的光学性能(如，量子效率)。

图1至图14B示出了根据一些实施例的在半导体器件封装件中形成深沟槽隔离(DTI)结构的各个中间阶段。首先参考图1，提供了半导体封装件300的截面图。半导体封装件300包括接合至芯片200的芯片100。在实施例中，芯片100是背照式(BSI)图像传感器器件，并且芯片200是逻辑电路芯片，诸如专用集成电路(ASIC)器件。芯片100包括半导体衬底102，该半导体衬底可以是晶体硅衬底或由其他半导体材料形成的半导体衬 底。还可以使用诸如多层或梯度衬底的其他的衬底。通篇描述中，表面102A称为半导体衬底102的正面，表面102B称为半导体衬底102的背面，该背面与芯片100的背面一致。例如，通过注入杂质离子将光电二极管器件104形成在半导体衬底102的正面102A处。在一些实施例中，杂质离子可以注入衬底102内的外延层(未示出)。光电二极管器件104配置为将光信号(如，光子)转换为电信号，并且可以是PN结光电二极管、PNP光电晶体管、NPN光电晶体管等。例如，光电二极管器件104可以包括形成在p型半导体层内的n型注入区域(如，衬底102的至少一部分)。在这种实施例中，p型衬底可以隔离光电二极管器件104的邻近的光有源区域(photo-active region)并且减少邻近的光有源区域之间的电串扰。在实施例中，多个光电二极管器件104从表面102A延伸进衬底102内并且形成光电二极管器件阵列，这在图14B的顶视图中示出。

图1还示出了示例性金属氧化物半导体(MOS)晶体管106，该晶体管形成在衬底102的正面102A处。在一些示例性实施例中，每一个光电二极管器件104都电耦合至传输门晶体管106的第一源极/漏极区域，该晶体管包括栅极堆叠件106A(如，具有形成在栅极电介质上方的栅电极，未分别示出)。通过连接光电二极管器件104可以共用传输门晶体管106的第一源极/漏极区域。例如，通过注入衬底102以形成p-n结，还在衬底102中形成浮置扩散电容器108，p-n结用作浮置扩散电容器108。浮置扩散电容器108可以形成在传输门晶体管106的第二源极/漏极区域中，因此，浮置扩散电容器108的一个电容器极板电耦合至传输门晶体管106的第二源极/漏极区域。光电二极管器件104、传输门晶体管106和浮置扩散电容器108的组合形成像素单元110。

互连结构112可以形成在光电二极管器件104和衬底102上方。互连结构112可以包括层间介电(ILD)层和/或金属间介电(IMD)层、层间电介质(ILD)和/或金属间电介质(IMD)包含使用任何合适的方法形成的导电部件(如，包括铜、铝、钨、它们的组合等的导电线和通孔)。ILD和IMD可以包括设置在这样的导电部件之间的低k介电材料，低k介电材料具有例如小于约4.0或甚至2.0的k值。在一些实施例中，例如，ILD和 IMD可以由通过诸如旋涂、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)等的任何合适的方法形成的磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合物、它们的组合等制成。互连结构电连接各个有源器件(如，像素单元110)以在芯片100内形成电路。取决于器件设计，各个输入/输出(I/O)和/或钝化部件(未示出)也可以可选地形成在互连结构112上方。

如图1所示，例如，可使用诸如金属与金属接合(如，铜与铜接合)、电介质与电介质接合(如，氧化物与氧化物接合)、金属与电介质接合(如，氧化物与铜接合)、混合接合、它们的任意组合等的直接接合工艺来将芯片100堆叠并且接合在芯片200的顶部上。芯片200包括半导体衬底202和形成在衬底202的正面202A处的电路204。例如，衬底202可以包括掺杂或非掺杂的块状硅或者绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘体层上的半导体材料(诸如硅)的层。例如，绝缘层可以是掩埋氧化物(BOX)层或氧化硅层。在诸如硅或玻璃衬底的衬底上提供绝缘体层。可选地，衬底202可包括诸如锗的另一个元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。

形成在衬底202上的电路204可以是适合于特定应用的任何类型的电路。例如，电路204可以包括多个N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等，通过芯片200的互连结构206将这些器件互连以执行一种或多种功能。互连结构206可以与互连结构112基本类似，并且由互连结构112提供的电功能可以包括存储器结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。本领域中的普通技术人员将理解，以上实例仅提供用于说明目的以进一步解释本发明的应用并且不旨在以任何方式限制本发明。可以适当使用其他电路系统以用于给定应用。

在将芯片100与芯片200接合之后，对芯片100的背面102B应用减薄工艺。在实施例中，减薄工艺用于允许更多的光从衬底102的背面102B穿过至光电二极管器件104的光有源区域，而不被衬底102吸收。在于外延层中制造光电二极管器件104的实施例中，可以减薄芯片100的背面102B，直到暴露外延层。可使用诸如研磨、抛光、工序、工序和/或化学蚀刻的合适的技术实施减薄工艺。在减薄之后，例如，衬底102可以具有约2μm的厚度T1，但是，在减薄之后，其他的实施例可以包括具有不同厚度的衬底102。在一些实施例中，在减薄期间，衬底202可以用作支撑晶圆以对封装件300提供结构支撑。此外，尽管本文将芯片100和200描述为“芯片”，但是在芯片100和200是更大的晶圆的一部分时可以执行制造的各个阶段(例如，接合、减薄等)，该晶圆可以包括其他附加的芯片。在这种实施例中，在制造工艺期间的任何合适的阶段处，可以执行分割工艺以使芯片100和200与晶圆的其他部件分离。

在接合和减薄之后，在相邻的光电二极管期间104之间，可以在衬底102内形成DTI结构144(见图14A)，以改进芯片100的信噪比并且减少串扰。图2至图5示出了根据一些实施例的图案化衬底102中的沟槽的各个中间阶段。首先参考图2，提供了半导体衬底102和衬底102内的光电二极管器件104的详细视图。在图2中，衬底102内仅示出了两个光电二极管器件104，而为了简洁，省略了衬底102内的其他部件(如，其他的光电二极管器件104、浮置扩散电容器108等，见图1)。掩模层114、底部抗反射涂(BARC)层116和光刻胶118形成在衬底102的背面102B上。

掩模层114可以包括一个或多个氧化物(如，氧化硅)层和/或氮化物(如，氮化硅)层，以在图案化期间保护下面的衬底102。可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理汽相沉积(PVD)等的任何合适的沉积工艺来在衬底102上方毯式沉积掩模层114。

在形成掩模层114之后，可以在掩模层114上方毯式沉积BARC层116和光刻胶118。形成BARC 116和光刻胶118，以帮助图案化掩模层114。例如，在光刻期间，BARC 116帮助过滤来自下面各层的反射，并且光刻胶 118可以用于将图案转印至掩模层114。在实施例中，通过使用光掩模(未示出)将光刻胶118暴露于光(如，紫外光)，可以图案化光刻胶118以包括开口120。然后，取决于使用的是正性光刻胶还是负性光刻胶来去除光刻胶118的曝光部分或未曝光部分，以形成开口120。开口120可以与衬底102的设置在邻近的光电二极管器件104之间的区域对准。然后，穿过BARC 116，将光刻胶118的图案(如，开口120)转印至掩模层114(如，使用合适的蚀刻工艺)。因此，在光刻胶118、BARC 116和掩模层114中图案化开口120。开口120暴露半导体衬底102的背面102B。

随后，如图3所示，在蚀刻工艺期间，使用掩模层114作为图案化掩模，将开口120图案化进下面的衬底102，以在衬底102中形成沟槽122。半导体衬底102的蚀刻可以包括可接受的蚀刻工艺，可以在相对较低的温度(如，小于约400℃)下执行该蚀刻工艺以减少对封装件300内的其他部件(如，电组件、互连结构等)的损害。蚀刻可以是各向异性的，从而使得沟槽122的侧壁是直的、垂直的并且与衬底102的表面102A和102B基本垂直。此外，可以有工艺变化，使得沟槽122稍微锥形化，因此，沟槽122的侧壁与表面102A和102B基本垂直，例如，沟槽122的侧壁具有大于约88°并且介于约88°与约90°之间的倾斜角。根据一些示例性的实施例，通过干蚀刻方法来执行蚀刻，干蚀刻方法包括但不限于：电感耦合等离子体(ICP)、变换耦合等离子体(TCP)、电子回旋共振(ECR)、反应离子蚀刻(RIE)等。例如，工艺气体包括含氟气体(诸如，SF₆、CF₄、CHF₃、NF₃)、含氯气体(诸如Cl₂)、Br₂、HBr、BCl₃等。在一些实施例中，在蚀刻期间消耗光刻胶118。在另一实施例中，例如，在灰化工艺和/或湿剥离工艺中去除光刻胶118的剩余部分。

在得到的结构中，沟槽122延伸进衬底102并且设置在邻近的光电二极管器件104之间。尽管仅示出了一个沟槽122，但是可以在衬底102中图案化多个沟槽122，每一个沟槽122都设置在邻近的光电二极管器件104之间。沟槽122可以部分地延伸进衬底102或完全穿过衬底102。例如，在实施例中，沟槽122可以具有位于衬底102的正面102A与背面102B之间的中间平面处的底面。在另一实施例中，沟槽122具有与半导体衬底102 的正面102A基本齐平的底部。在一些示例性的实施例中，沟槽122的深度D1为约0.5μm至约2μm，并且沟槽122的宽度W1大于约0.1μm。然而，应该理解，说明书全文列举的数值仅仅作为实例，并且其可以改变为不同的数值。例如，沟槽122的纵横比D1/W1可以大于约5。

作为蚀刻工艺的结果，半导体衬底102的位于沟槽122内的侧壁会受到损坏(如，作为蚀刻原子的撞击的结果)。当所得到的DTI区域用于隔离光电二极管像素时，被损坏的表面层导致光电二极管像素的暗电流(如，当没有暴露于光下时，由光电二极管器件生成的电流)的增加。被损坏的表面层还会导致白像素的增加，白像素是当没有暴露于光下时，由电流生成的像素。因此，如图4所示，减少表面层以修复损坏去除步骤中的这种损坏。

参考图4，执行损坏去除步骤以去除损坏的表面层。在图4中，虚线124表示损坏去除步骤之前的半导体衬底102的表面的位置。去除半导体衬底102的位于沟槽122中的侧壁表面中的损坏，并且表面126表示去除后的沟槽122的表面。

损坏去除步骤可以包括湿蚀刻，可以使用含碱的(含碱)溶液来执行该步骤。根据一些实施例，在损坏去除步骤中使用四甲基氢氧化铵(TMAH)。根据可选实施例，NH₄OH溶液、氢氧化钾(KOH)溶液、氢氧化钠(NaOH)等用于去除被损坏的表面层。被去除的表面层的厚度ΔT可以大于约50nm，并且可以在介于约50nm和约135nm之间的范围内。作为损坏去除步骤的结果，如图4所示，还可以改变沟槽122的形状。

图5至图7示出了位于半导体衬底102的沟槽122中和底面102B上方的多层钝化结构132(见图7)的形成。参考图5，可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)等的共形沉积方法来形成第一钝化层(如，高k介电层128A)。高k介电层128A可以沿着沟槽122的侧壁延伸并且延伸至沟槽122的底面上方。高k介电层128A可以包括相对较高的带隙材料以用于改进的电隔离。例如，高k介电层128A可以包括氧化铪(HfO₂)、氧化铝(Al₂O₃)、氧化镁(MgO)、氧化钙(CaO)、氧化锆(ZrO₂)、氧化钇(Y₂O₃)、氧化硅锆(ZrSiO₄)、氧化硅铪(HfSiO₄)、 它们的组合等。通过使用相对较高的带隙材料(如，约5.5eV或更大)，高k介电层128A包括沟槽122内的空穴累积以提供光电二极管器件104之间的改进的电隔离。例如，高k介电层128A可以减少光电二极管器件104之间的串扰并且增大所得到的器件的信噪比。高k介电层128A还用作钝化层以进一步减小白像素退化，作为由蚀刻沟槽122导致的对衬底102的损坏的结果，会出现该情况。在一些实施例中，高k介电层128A的厚度T1可以为约至约但是在其他的实施例中，高k介电层128A可以具有其他的厚度。

尽管图5将高k介电层128A示出为接触半导体衬底102并且形成与该半导体衬底的界面，但是各个中间层可以形成在高k介电层128A与衬底102之间。例如，可以使用诸如热氧化、CVD等的合适的工艺在沟槽122内将一个或多个界面氧化物层(如，包括氧化硅)形成在衬底102的表面上。

在形成高k介电层128A之后，可以执行氧化工艺以在高k介电层128A的顶面和侧壁上形成钝化氧化物层130。可以原位(如，在沉积高k介电层128A的上部时)或非原位(如，在沉积高k介电层128A之后的单独的工艺中)形成钝化氧化物层130。例如，氧化工艺可以包括在约200℃至约450℃的温度下在将臭氧(O₃)和/或氧(O₂)流至沟槽122中。在一些实施例中，流至沟槽122中的臭氧(O₃)或氧(O₂)的浓度可以为约20％或更大。可以在沉积高k介电层128A的上部时(如，在原位工艺中)流动臭氧(O₃)和/或氧(O₂)或在沉积之后(如，在非原位工艺中)在高k介电层128A的暴露表面上方流动。可以在约10分钟或以上的持续时间段内应用氧化工艺以完全形成钝化氧化物层130。

在各个实施例中，钝化氧化物层130包括高k介电层128A的介电材料的氧化物，其中，钝化氧化物层130具有比高k介电层128的材料更高的氧原子百分比。例如，当高k介电层128A包括HfO₂时，氧化物层130可以包括Hf_xO_y，并且铪原子百分比与氧原子百分比的比率为Y：X。在这种实施例中，比率Y：X大于2，并且钝化氧化物层130中的氧原子百分比大于约66％。钝化氧化物层130可以具有约或更大的厚度。例如，在实 施例(如，当使用非原位工艺时)中，钝化氧化物层130可以具有约或更大的厚度，而介电层128A可以具有约或更大的厚度。在其他的实施例(如，当使用原位工艺时)中，钝化氧化物层130和介电层128A的组合厚度为约或更大。已经观察到，如下文更加详细的描述，通过形成具有以上氧浓度和厚度的钝化氧化物层130，所得到的器件可以实现改进的信噪比。

随后在图7中，可以在钝化氧化物层130上方形成第二钝化层(如，高k介电层128B)。在一些实施例中，高k介电层128B的形成可以是用于形成高k介电层128A的连续沉积工艺(如，ALD、CVD等)的一部分。例如，沉积高k介电层128A的下部，通过在形成高k介电层128A的上部时，流动臭氧(O₃)或氧(O₂)(或增加其流量)来形成钝化氧化物层130，然后当已形成高k介电层128B时停止臭氧(O₃)或氧(O₂)的流动。在其他的实施例中，高k介电层128B的形成包括高k介电层128A和钝化氧化物层130形成之后执行的单独的沉积工艺(如，ALD、CVD等)。例如，使用第一沉积工艺沉积高k介电层128A，通过在完全形成高k介电层128A之后氧化高k介电层128A的上部来形成钝化氧化物层130，然后，使用与第一沉积工艺独立并且分离的第二沉积工艺形成高k介电层128B。

因此，形成多层钝化结构132。图8A和图8B中示出了根据一些实施例的多层钝化结构132的详细的视图。图8A示出了具有两个钝化层128A和128B以及设置在两者之间的钝化氧化物层130的多层钝化结构132。在其他的实施例中，可以形成具有设置在每一个连续的钝化层128之间的钝化氧化物层130的任何数量的钝化层128。例如，图8B示出了具有三个钝化层128A、128B和128C的多层钝化结构132，该三个钝化层具有设置在每一个钝化层128A/128B和128B/128C之间的钝化氧化物层130A和130B。

由于钝化层128A和钝化氧化物层130之间的异构，所以偶极子136可以设置在每一个钝化层128余钝化氧化物层130之间的界面处。除了产生于钝化层128/钝化氧化物层130的电荷134之外，偶极子136提供了增加的固定电荷。因此，可以增加多层钝化结构132的空穴累积以提供改进的电隔离，这减少了封装件300的串扰、增大了信噪比，并且减少了白像 素退化。此外，如上所述，通过包括一个或多个钝化氧化物层130，可以形成比没有中间钝化氧化物层130时更薄的多层钝化结构132，同时还提供足够数量的固定电荷。例如，图8B的三个钝化层结构的总厚度T2可以为约在使用原位工艺形成钝化氧化物层130试验中，这可以生成等于约-2166x10^-2/cm²的总固定电荷和约0.729V的反馈电压。相反地，在没有中间钝化氧化物层的情况下，在试验中，具有约的厚度的单个钝化层生成等于约-467x10^-2/cm²的总固定电荷和约0.714V的反馈电压。作为另一实例，图8B的三个钝化层结构的总厚度T2可以为约在使用非原位工艺形成钝化氧化物层130的试验中，这可以生成等于约-1580x10^-2/cm²的总固定电荷和约1.114V的反馈电压。相反地，在没有中间钝化氧化物层的情况下，在试验中，具有约的厚度的单个钝化层生成等于约-1174x10^-2/cm²的总固定电荷和约1.056V的反馈电压。已经观察到，更薄的多层钝化结构132有利地提高了所得到的光学传感器器件的光学性能(如，量子效率)。

在形成多层钝化结构132之后，附加的钝化层(如，高k介电层138)形成在多层钝化结构132和半导体衬底102的背面102B上方。高k介电层138可以包括Ta₂O₅，并且可以使用诸如物理汽相沉积(PVD)的非共形沉积方法来形成。因此，高k介电层可以只部分地延伸进沟槽122。高k介电层138的厚度T3可以在介于约和约之间的范围内。由于高k介电层138可以为非共形的，所以在高k介电层138的位于半导体衬底102上方的水平部分处测量厚度T3。如图9所示，从沟槽122的顶部至底部，可以减少高k介电层138的厚度。

接下来，如图10所示，介电层140形成在沟槽122的高k介电层138上方。高k介电层138可以在沟槽122中的介电层140和多层钝化结构132的第一部分(如，上部)之间延伸，同时高k介电层138可以不在沟槽122中的介电层140和多层钝化结构132的第二部分(如，下部)之间延伸。根据一些实施例，介电层140包括诸如氧化硅的氧化物，根据以下实施例，其可以使用CVD或PECVD来形成。介电层140还称为缓冲氧化物层140。

图11至图13A示出了填充并且回蚀刻以形成导电芯142(见图13)。 如图11所示，导电芯142的形成包括沉积步骤以形成扩散阻挡层142A，其可以使用PVD、金属有机物化学汽相沉积(MOCVD)等来执行。扩散阻挡层142A沉积在沟槽122中的介电层140的顶面上方，并且扩散阻挡层142A可以包括氮化钛等。接下来，如图12所示，导电层142B沉积在扩散阻挡层142A上方。导电层142B可以包括完全填充沟槽122的剩余部分的部分和位于介电层140的水平部分上方的附加部分。在实施例中，导电层142B可以包括钨，但是也可以使用其他的不透明或反射(如，金属)材料。接下来，在图13A中，执行回蚀刻，并且去除扩散阻挡层142A/导电层142B的位于沟槽122(图7)外部的水平部分。图13A中示出了剩余部分，该剩余部分称为导电芯142。导电芯142的顶面可以位于各个位置，诸如比半导体衬底102的底面102B更低的、与之齐平的或更高的位置。导电芯142可以减少邻近的光电二极管器件之间的光学串扰并且减少光穿透。包括介电层140和扩散阻挡层142A以减少导电芯142的材料(如，钨)的污染物进入光电二极管器件104附近。图13B示出了形成导电芯142之后的设置在封装件300的每一个光电二极管器件104(和像素单元110)之间的沟槽122的截面图。在另一实施例中，可以省略导电芯142，并且可以使用氧化物或气隙来填充沟槽122的剩余部分。

图14A示出了再生(recap)介电层146的形成。形成工艺包括填充导电芯142上方的凹槽的填充步骤，其中，再生介电层146的一部分形成在介电层140上方。然后执行平坦化步骤，以平坦化再生介电层146的顶面。根据一些实施例，再生介电层146包括氧化硅。

通篇描述中，这些层的位于沟槽122中的部分一起称为DTI结构144。因此，如图2至图14A所示，DTI结构144形成为至少部分地设置在半导体衬底102中的邻近的光电二极管器件104之间。图14B示出了DTI结构144和光电二极管器件104的对应的顶视图。如图14B所示，DTI结构144形成栅格并且在像素阵列中使每一个单独的光电二极管器件104都与邻近的光电二极管器件104分离。根据一些实施例，同时形成多个DTI结构144，每一个都具有如图13A或图13B所示的结构。多个DTI结构144形成多个带，包括在X方向上延伸的多个第一带，和在Y方向上延伸的多个第二带， Y方向垂直于X方向。因此，多个第一带和多个第二带形成栅格图案，半导体衬底102的多个部分(如，具有设置其中的光电二极管器件104)通过栅格彼此分离并且由栅格限定。

接下来，在图15中，导电栅格148形成在再生介电层146上方并且与DTI结构/沟槽122的对应的部分对准。在实施例中，导电栅格148可以包括钨，但是也可以使用其他的不透明/反射(如，金属)材料。在顶视图中，导电栅格148可以包括与图14B所示的DTI结构144类似的形状。导电栅格148可以减少邻近的光电二极管器件之间的光学串扰并且减少光穿透。可以在介电层150内形成导电栅格148。介电层150的顶面可以在导电栅格148上方延伸并且基本齐平。因此，介电层150可以是平坦化的层以用于提供用于形成附加的部件的基本齐平的表面。随后，在图16中，滤色器152(如，着色(color-pigmented)介电层)和微透镜154形成在金属栅格148和介电层150上方。每一个滤色器152和微透镜154都与像素单元110对准。

图17示出了根据一些实施例的用于形成半导体器件的工艺流程400。工艺流程400开始于步骤402，其中，提供半导体衬底(如，衬底102)，半导体衬底的正面处具有第一光电二极管器件和第二光电二极管器件(如，光电二极管器件104)。在步骤404中，图案化沟槽(如，沟槽122)以在第一和第二光电二极管器件之间从半导体衬底的背面延伸。沟槽可以延伸穿过衬底或停止在介于衬底的正面和背面之间的中间位置处。在步骤406中，形成第一钝化层(如，层128A)以沿着沟槽的侧壁延伸并且延伸至沟槽的底面上方。第一钝化层可以包括高带隙材料(如，大于约5.5eV)。在步骤408中，可以执行氧化工艺以氧化沟槽中的第一钝化层的暴露部分，并且形成钝化氧化物层(如，层130)，该钝化氧化物层具有比第一钝化层高的氧原子百分比。氧化工艺可以是原位工艺(如，沉积第一钝化层的上部时)或非原位工艺(如，完全形成第一钝化层之后)。在步骤410中，在沟槽中，第二钝化层(如，层128B)形成在钝化氧化物层上方。第二钝化层可以包括与第一钝化层相同的材料并且具有比钝化氧化物层低的氧原子百分比。在沟槽内，诸如附加的介电层和/或导电层的附加的部件可以形 成在第二钝化层上方以形成DTI隔离结构(结构144)，该隔离结构电隔离衬底中的光电二极管器件。

各个实施例包括设置在半导体衬底中的光电二极管器件之间的隔离沟槽。多层钝化结构形成在沟槽内(如，沿着沟槽的侧壁延伸并且延伸至沟槽的底面上方)。多层钝化结构包括两个或多个钝化层(如，包括高带隙介电材料)和设置在每个钝化层之间的钝化氧化物层(如，包括高带隙介电层的氧化物)。钝化氧化物层包括比钝化层更高的氧原子百分比。例如，钝化氧化物层中的氧原子百分比可以大于约66％。通过包括钝化氧化物层(如，具有如上所述的原子百分比)，钝化氧化物层与钝化层之间的界面处累积异构偶极子，这增加了多层钝化结构内的固定电荷的量。因此，根据各个实施例，提供了一种提供改进的电功能(诸如减少的电串扰、增大的信噪比、减小的白像素和暗电流退化)的隔离结构。钝化氧化物层还允许更薄的钝化结构的形成，这有利地提高了所得到的光电二极管器件的光学性能(如，量子效率)。

根据实施例，半导体器件包括位于半导体衬底中的沟槽的底面上方并且沿着半导体衬底中的沟槽的侧壁延伸的第一钝化层，其中，第一钝化层包括第一介电材料。半导体器件还包括沟槽中的位于第一钝化层上的钝化氧化物层，其中，钝化氧化物层包括第一介电材料的氧化物并且具有比第一钝化层高的氧原子百分比。半导体器件还包括沟槽中的位于钝化氧化物层上的第二钝化层，其中，第二钝化层也包括第一介电材料并且具有比钝化氧化物层低的氧原子百分比。

根据另一实施例，半导体器件还包括设置在半导体衬底的正面处的第一光电二极管器件和第二光电二极管器件。半导体器件还包括至少部分地设置在第一光电二极管器件与第二光电二极管器件之间的沟槽和在沟槽的底面并且沿着沟槽的侧壁延伸的多层钝化结构。沟槽从半导体衬底的与半导体衬底的正面相对的背面延伸。多层钝化结构包括多个钝化层，每一个都包括具有大于约5.5电子伏特(eV)的带隙的介电材料和设置在多个钝化层的每一个之间的一个或多个氧化物钝化层。一个或多个氧化物钝化层包括介电材料的氧化物并且包括比多个钝化层高的氧原子百分比。

根据又一实施例，一种用于形成半导体器件的方法包括提供衬底，衬底具有第一光电二极管器件和第二光电二极管器件，并且在半导体衬底中图案化沟槽。沟槽至少部分地设置在第一光电二极管器件与第二光电二极管器件之间。方法还包括：在沟槽的底面上方形成第一钝化层并且第一钝化层沿着沟槽的侧壁延伸，氧化第一钝化层的上部以形成钝化氧化物层，以及在沟槽中将第二钝化层形成在钝化氧化物层上方。第一钝化层和第二钝化层两者包括相同的介电材料。

根据本发明的一些实施例，提供了一种半导体器件，包括：第一钝化层，位于半导体衬底中的沟槽的底面上方并且沿着所述半导体衬底中的沟槽的侧壁延伸，其中，所述第一钝化层包括第一介电材料；钝化氧化物层，在所述沟槽中并且位于所述第一钝化层上，其中，所述钝化氧化物层包括所述第一介电材料的氧化物并且具有比所述第一钝化层高的氧原子百分比；以及第二钝化层，在所述沟槽中并且位于所述钝化氧化物层上，其中，所述第二钝化层包括所述第一介电材料并且具有比所述钝化氧化物层低的氧原子百分比。

在上述半导体器件中，所述第一钝化层具有为5.5电子伏特(eV)或更大的带隙。

在上述半导体器件中，所述钝化氧化物层的氧原子百分比大于66％。

在上述半导体器件中，所述第一介电材料为氧化铪(HfO₂)、氧化铝(Al₂O₃)、氧化镁(MgO)、氧化钙(CaO)、氧化锆(ZrO₂)、氧化钇(Y₂O₃)、氧化硅锆(ZrSiO₄)、氧化硅铪(HfSiO₄)或它们的组合。

在上述半导体器件中，所述沟槽至少部分地设置在第一光电二极管器件与第二光电二极管器件之间。

在上述半导体器件中，还包括：第三钝化层，位于所述第二钝化层上方并且部分地延伸进所述沟槽内，其中，所述第三钝化层包括与所述第一介电材料不同的第二介电材料；氧化物层，在所述沟槽中并且在所述第三钝化层上方延伸，其中，所述第三钝化层设置在所述沟槽中的所述氧化物层的第一部分与所述第二钝化层的第一部分之间；扩散阻挡层，在所述沟槽中并且位于所述氧化物层上方；以及导电层，在所述沟槽中并且位于所 述扩散阻挡层上方。

在上述半导体器件中，所述第三钝化层为非共形层并且不在所述沟槽中的所述氧化物层的第二部分与所述第二钝化层的第二部分之间延伸。

根据本发明的另一些实施例，还提供了一种半导体器件，包括：第一光电二极管器件和第二光电二极管器件，设置在半导体衬底的正面处；沟槽，至少部分地设置在所述第一光电二极管器件与所述第二光电二极管器件之间，其中，所述沟槽从所述半导体衬底的背面延伸，所述半导体衬底的背面与所述半导体衬底的正面相对；多层钝化结构，在所述沟槽的底面上方并且沿着所述沟槽的侧壁延伸，其中，所述多层钝化结构包括：多个钝化层，每一个都包括具有大于5.5电子伏特(eV)的带隙的介电材料；以及一个或多个氧化物钝化层，设置在多个钝化层的每一个之间，其中，所述一个或多个氧化物钝化层包括所述介电材料的氧化物并且包括比所述多个钝化层更高的氧原子百分比。

在上述半导体器件中，所述介电材料为氧化铪(HfO₂)氧化铝(Al₂O₃)、氧化镁(MgO)、氧化钙(CaO)、氧化锆(ZrO₂)、氧化钇(Y₂O₃)、氧化硅锆(ZrSiO₄)、氧化硅铪(HfSiO₄)或它们的组合。

在上述半导体器件中，所述沟槽延伸穿过所述半导体衬底。

在上述半导体器件中，所述沟槽的底面设置在所述半导体衬底的正面与背面之间的中间位置处。

在上述半导体器件中，还包括：非共形钝化层，位于所述多层钝化结构上方并且部分地延伸进所述沟槽内；第一介电层，在所述沟槽中延伸至所述非共形钝化层上方，其中，所述非共形钝化层在所述沟槽中部分地设置在所述第一介电层和所述多层钝化结构之间；以及导电芯，在所述沟槽中并且位于所述第一介电层上方。

在上述半导体器件中，还包括：第二介电层，位于所述半导体衬底的底面上方，其中，所述多层钝化结构设置在所述第二介电层与所述半导体衬底之间；第三介电层，位于所述第二介电层上方；以及导电栅格，位于所述第三介电层中并且与所述沟槽对准，其中，所述第三介电层在所述导电栅格的顶面上方延伸。

在上述半导体器件中，还包括：滤色器，位于所述半导体衬底的底面上方，其中，所述多层钝化结构设置在所述滤色器与所述半导体衬底之间；以及微透镜，位于所述滤色器上方，其中，所述滤色器设置在所述微透镜与所述半导体衬底之间。

根据本发明的又一些实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：提供包括第一光电二极管器件和第二光电二极管器件的衬底；在半导体衬底中图案化沟槽，其中，所述沟槽至少部分地设置在所述第一光电二极管器件与所述第二光电二极管器件之间；在底面上方形成第一钝化层，并且所述第一钝化层沿着所述沟槽的侧壁延伸；氧化所述第一钝化层的上部以形成钝化氧化物层；以及在所述沟槽中在所述钝化氧化物层上方形成第二钝化层，其中，所述第一钝化层和所述第二钝化层均都包括相同的介电材料。

在上述方法中，氧化所述第一钝化层的上部包括：在形成所述第一钝化层的上部时氧化所述第一钝化层的上部。

在上述方法中，氧化所述第一钝化层的上部包括：在形成所述第一钝化层的上部之后氧化所述第一钝化层的上部。

在上述方法中，氧化所述第一钝化层的上部包括：在约200℃至约400℃的温度下，在大于10分钟的持续时间段内使氧(O₂)原子或臭氧(O₃)原子流入所述沟槽中。

在上述方法中，所述相同的介电材料具有大于5.5电子伏特(eV)的带隙。

在上述方法中，还包括：在所述第二钝化层上方形成非共形钝化层并且所述非共形钝化层部分地延伸进所述沟槽内；形成在所述沟槽中延伸至所述非共形钝化层上方的介电层，其中，所述非共形钝化层在所述沟槽中部分地设置在所述第一介电层和所述第二钝化层之间；以及在所述沟槽中形成位于所述介电层上方的导电芯。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的 目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。