自对准埋入式字线隔离结构及其形成方法与流程

本发明是有关于一种半导体存储装置，且特别是有关于一种自对准埋入式字线隔离结构及其形成方法。

背景技术：

动态随机存取存储器(dynamic random access memory,DRAM)主要是由一个电容器和一个晶体管组成。随着电子产品日渐小型化的趋势，对于存储器装置亦有逐渐小型化的需求。然而，现有动态随机存取存储器中的电容器，占据大部分可利用的空间，使得动态随机存取存储器的体积无法再缩小，而研发出一种无电容器动态随机存取存储器。

因此，随着存储器小型化发展的趋势，对于具有更小临界尺寸的存储器装置以及更简便且低成本的形成方法仍有所需求。

技术实现要素：

本发明提供一种自对准埋入式字线隔离结构及其形成方法，以解决现有技术中的一项或多项缺失。

本发明的一实施例揭示一种自对准埋入式字线隔离结构的形成方法，包括：提供半导体基板，其中半导体基板包括阵列区及多个晶胞区位于阵列区中，其中晶胞区中的每一个包括两条字线；形成第一材料层于半导体基板上，其中第一材料层的上表面具有一凹口介于两个相邻的晶胞区之间；形成第二材料层于第一材料层上并填入凹口中，其中位于凹口底部的第二材料层具有第一厚度，且位于晶胞区的第二材料层具有大于第一厚度的第二厚度；沿着凹口进行第一蚀刻步骤穿过第一材料层及第二材料层，以在半导体基板中形成一字线隔离沟槽介于两个相邻的晶胞区之间，其中字线隔离沟槽的位置是对应于凹口的位置；以及进行第二蚀刻步骤，以扩大字线隔离沟槽的底部，其中字线隔离沟槽具有上部及扩大的底部。

本发明的另一实施例揭示一种自对准埋入式字线隔离结构，包括：半导体基板，包括阵列区及多个晶胞区位于阵列区中，其中晶胞区中的每一个包括两条字线；字线隔离沟槽，位于两个相邻的晶胞区之间，其中字线隔离沟槽具有上部及扩大的底部；掺杂区，位于半导体基板中且包围扩大的底部；以及填充材料，填入字线隔离沟槽中。

本发明所提供的形成自对准埋入式字线隔离结构的方法，此方法至少具有下述优点：(1)藉由使第二材料层114在凹口130底部的第一厚度t₁小于在晶胞区的第二厚度t₂，并且使第一蚀刻步骤对于第一材料与第二材料具有高蚀刻选择性，可于蚀刻期间保护第一材料层112，因而避免拓宽沟槽140的口径。因此，可降低后续电性失效的风险，并且有助于降低存储器装置的临界尺寸。(2)藉由第二蚀刻步骤实施等向性的蚀刻，形成扩大的底部150b。扩大的底部150b可产生具有较高掺质浓度且较大体积的掺杂区。因此，可使字线隔离沟槽150具有更佳的隔离效果。(3)藉由第一材料层112及第二材料层114分别在第一及第二蚀刻制造工艺期间作为蚀刻光掩膜，因此，可省略一道蚀刻光掩膜及图案化制造工艺，因而可简化制造工艺并且降低成本。所以，本发明所提供的形成自对准埋入式字线隔离结构的方法，可有效改善存储器装置的临界尺寸，并且可简化制造工艺及降低制造成本。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，作详细说明如下。

附图说明

图1至图7为本发明一些实施例的自对准埋入式字线隔离结构100的制造工艺剖面示意图。

符号说明：

1a～第一材料

2a～光掩模

10～阵列区

20～周边电路区

100～自对准埋入式字线隔离结构

102～半导体基板

104～浅沟隔离结构

106～穿隧氧化物层

108～字线

110～第一材料栅状膜层

110p～突出部

112～第一材料层

114～第二材料层

118～开口

120～字线沟槽

130～凹口

140～沟槽

150～字线隔离沟槽

150a～上部

150b～扩大的底部

160～掺杂区

170～填充材料

210～掺杂步骤

C～晶胞区

s₁～第一间距

s₂～第二间距

t₁～第一厚度

t₂～第二厚度

w₁～第一宽度

w₂～第二宽度

具体实施方式

为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。然而，任何所属技术领域技术人员将会了解本发明中各种特征结构仅用于说明，并未依照比例描绘。事实上，为了使说明更加清 晰，可任意增减各种特征结构的相对尺寸比例。在说明书全文及所有图式中，相同的参考标号是指相同的特征结构。

本发明提供一种自对准埋入式字线隔离结构及其形成方法，图1至图7为本发明一些实施例的自对准埋入式字线隔离结构100的制造工艺剖面示意图。

请参照图1，提供半导体基板102，其包括阵列区10，其中阵列区10具有多个晶胞区C，以及相邻于阵列区10的周边电路区20。另外，如图1所示，浅沟隔离结构(shallow trench isolation,STI)104分别位于阵列区10及周边电路区20中。

半导体基板102的材料可包括硅、砷化镓、氮化镓、硅化锗、绝缘层上覆硅(silicon on indulator,SOI)、其他合适的材料或上述材料的组合。在一些实施例中，半导体基板102为硅基板。

浅沟隔离结构104的功能为电性隔离后续将形成于阵列区10中的元件，例如，栅极堆叠结构(未绘示)。本领域技术人员应可了解，从俯视角度观察，浅沟隔离结构104为平行排列的多个长条形区域，而字线108亦为平行排列的多个长条形区域。由于浅沟隔离结构104的延伸方向与字线108的延伸方向彼此并非垂直或平行，而是以一特定角度(例如，介于约10-80度之间)排列。因此，随着剖线的位置不同，所得到的剖面图亦不相同。且在剖面图中，沟隔离结构104与字线108在阵列区10中并非呈现规则排列，如图1所示。

仍请参照图1，在半导体基板102及浅沟隔离结构104的表面上依序(由下而上)沉积穿隧氧化物层(tunneling oxide layer)106、第一材料1a及光掩模2a。接着，对位于阵列区10的光掩模2a进行图案化制造工艺，以定义出多个开口118。沿着开口118进行蚀刻步骤并穿过第一材料、穿隧氧化物层106、半导体基板102及/或浅沟隔离结构104，以形成多个字线沟槽120，如图1所示。

请参照图2，在字线沟槽120中依序填入导电材料及第一材料1a。填入字线沟槽120中的导电材料形成字线108。由于字线108是埋入半导体基板的顶面之下，因此亦可称为“埋入式字线”。再者，填入字线沟槽120中的第一材料1a与覆盖于穿隧氧化物层106上的第一材料1a相连，因而形成第一材料栅状膜层110。第一材料栅状膜层110具有栅栏状(fence-shaped)的剖面轮廓(profile)，且第一材料栅状膜层110在晶胞区C具有多个突出部110p对应于字线108的位置，如图2所示。在形成第一材料栅状膜层110之后，移除光掩模2a。

请参照图3，在形成第一材料栅状膜层110之后，沉积与第一材料栅状膜层110相同的第一材料1a于第一材料栅状膜层110上，使第一材料1a沿着第一材料栅状膜层110的栅栏状的剖面轮廓堆叠一适当的厚度，以形成具有多个凹口130的第一材料层112。在本实施例中，位于第一材料层112上表面的每一个凹口130皆介于两个相邻的晶胞区C之间，如图3所示。

请参照图2，在一些实施例中，第一材料栅状膜层110的突出部110p具有不同的间距。位于同一晶胞区C的两个突出部110p具有第一间距s₁。位于相邻晶胞区C的两个突出部110p具有第二间距s₂。藉由选择第一间距s₁与第二间距s₂，可控制凹口130的形成位置。举例而言，在本实施例中，第一间距s₁小于第二间距s₂。当沉积第一材料填满第一间距s₁的空间时，在第二间距s₂的空间尚未被完全填满。如此一来，即可在相邻的晶胞区C之间形成凹口130。应注意的是，在本实例中，藉由形成第一材料栅状膜层110，并选择第一间距s₁与第二间距s₂，即可控制凹口130的形成位置。换言之，依据本实例，在形成字线之后，不需要进行额外的图案化制造工艺，以定义凹口130介于两个相邻的晶胞区C之间。因此，可减少制造工艺步骤及掩膜板的使用，进而降低成本。

此外，需注意的是，沉积第一材料1a于第一材料栅状膜层110上的步骤为非顺应性(non-conformal)沉积步骤，可能会在凹口130的顶部形成悬突部(overhang)。因此，凹口130的顶部具有第一口径w₁，且凹口130的底部具有大于或等于第一口径w₁的第二口径w₂。如图3所示，在本实施例中，凹口130底部的第二口径w₂大于顶部的第一口径w₁，此特征在后续步骤中将有助于形成具有不同厚度的第二材料层，此部分在下文中将会详细讨论。

请参照图3，在形成具有多个凹口130的第一材料层112之后，沉积与第一材料1a不同的第二材料，以形成第二材料层114于第一材料层112上并填入凹口130中。在本实施例中，位于凹口130底部的第二材料层114具有第一厚度t₁，且位于晶胞区的第二材料层114具有大于第一厚度的第二厚度t₂，如图3所示。

应注意的是，由于凹口130底部的第二口径w₂大于顶部的第一口径w₁，当沉积第二材料填入凹口130中时，位于凹口130顶部的悬突部将产生遮蔽效果，因而减少第二材料填入凹口130中的量。如此一来，即可使第二材料层在凹口130底部的第一厚度t₁小于在晶胞区的第二厚度t₂。在一些实施例中，第二厚度t₂对该第一厚度t₁具有一比例 t₂/t₁为约3-10。在本实施例中，第二材料层在凹口底部的厚度小于在晶胞区的厚度，此特征在后续步骤中将有助于降低存储器装置的临界尺寸(critical dimension,CD)，此部分在下文中将会详细讨论。

可利用合适的制造工艺沉积第一材料及第二材料。在本实施例中，利用高密度等离子化学气相沉积(high density plasma chemical vapor deposition,HDPCVD)制造工艺沉积第一材料及第二材料，以形成第一材料层112及第二材料层114。

请参照图4，在形成第二材料层114之后，沿着凹口130进行第一蚀刻步骤穿过第一材料层112及第二材料层114，以在两个相邻的所述晶胞区之间形成沟槽140。

在本发明中，所谓“自对准”是指利用第一材料层112及第二材料层114作为蚀刻光掩膜而进行第一蚀刻步骤，即可在不使用额外掩膜板的条件下，使沟槽140的位置对应于凹口130的位置，如图4所示。如上文所述，依据本发明的方法，在形成字线隔离结构的制造工艺中，不需要进行额外的图案化制造工艺以定义字线隔离结构介于两个相邻的晶胞区之间。因此，可减少制造工艺步骤及掩膜板的使用，进而降低成本。

在本发明中，第一蚀刻步骤对于第一材料与第二材料具有高蚀刻选择性。换言之，第一蚀刻步骤对第一材料层112的蚀刻速率R₁大于对第二材料层114的蚀刻R₂。再者，如上文所述，第二材料层114在凹口130底部的第一厚度t₁小于在晶胞区的第二厚度t₂。当进行第一蚀刻制造工艺时，位于凹口130底部的第二材料层114厚度较小，故较快被蚀刻移除，而暴露出第一材料层112。相较之下，位于晶胞区的第二材料层114厚度较大，故可作为蚀刻光掩膜，保护位于凹口130开口处及侧壁的第一材料层112，避免第一材料层112受到过度的蚀刻。在一些实施例中，第一蚀刻步骤对第一材料层112的蚀刻速率相对于对第二材料层114的蚀刻速率的比例R₁/R₂为约2-20。

应注意的是，若在未形成第二材料层114的情况下直接进行第一蚀刻步骤而形成沟槽140，则第一蚀刻步骤将过度蚀刻第一材料层112，并拓宽沟槽140的口径，使其大于凹口130的第一口径w₁。如此一来，当第一蚀刻步骤进行至半导体基板102时，由于沟槽140位于半导体基板102处的口径经过拓宽，因而减少半导体基板102的表面面积。因此，在后续步骤中，在半导体基板102的表面形成电连接至外部电路的接触(contact)时，半导体基板102可与后续形成的接触电连接的表面面积减少。如此一来，将导致接点的电阻变大，增加电性失效的风险。再者，若沟槽140的口径过宽，亦不利于降低存储器装置的临界尺寸。

本发明藉由使第二材料层114在凹口130底部的第一厚度t₁小于在晶胞区的第二厚度t₂，并且使第一蚀刻步骤对于第一材料与第二材料具有高蚀刻选择性，可于蚀刻期间保护第一材料层112，因而避免拓宽沟槽140的口径。因此，可降低后续电性失效的风险，并且有助于降低存储器装置的临界尺寸。

为使第一蚀刻步骤对于第一材料与第二材料具有高蚀刻选择性，可选择适当的第一材料、第二材料及/或蚀刻制造工艺。举例而言，在本实施例中，第一材料为氮化物，例如，氮化硅；且第二材料为氧化物，例如，氧化硅，且进行干式蚀刻。应注意的是，以上所列举的第一材料、第二材料及蚀刻制造工艺仅用以举例说明，并非用以限定本发明。本领域技术人员应可理解，可视需要选择第一材料、第二材料及/或蚀刻制造工艺，以使第一蚀刻步骤对于第一材料与第二材料具有高蚀刻选择性。因此，任何第一材料、第二材料及/或蚀刻制造工艺的组合，只要能够使第一蚀刻步骤对于第一材料与第二材料具有高蚀刻选择性(R₁/R₂大于2)，皆属于本发明的保护范围。

请参照图5，沿着沟槽140继续进行第一蚀刻步骤穿过半导体基板102及/或浅沟隔离结构104，以在半导体基板102中形成字线隔离沟槽150的上部150a。接着，当字线隔离沟槽150的上部150a达到预定的深度之后，在字线隔离沟槽150的底部进行第二蚀刻步骤，以扩大字线隔离沟槽150的底部，而形成扩大的底部150b，如图5所示。在一些实施例中，第二蚀刻步骤包括进行干式蚀刻。

应注意的是，在本发明中，第一蚀刻步骤为非等向性(anisotropic)蚀刻步骤，且第二蚀刻步骤为等向性(isotropic)蚀刻步骤。藉由第一蚀刻步骤实施非等向性的蚀刻，可使字线隔离沟槽150的上部150a具有均一的口径，有助于降低存储器装置的临界尺寸。再者，藉由第二蚀刻步骤实施等向性的蚀刻，可扩大字线隔离沟槽150的底部，而形成扩大的底部150b，可增加字线隔离沟槽150底部的表面积。因此当后续进行掺杂制造工艺时，在相同的掺杂制造工艺条件下，扩大的底部150b可产生具有较高掺质浓度且较大体积的掺杂区。如此一来，可使字线隔离沟槽150具有更佳的隔离效果。

在一些实施例中，第二蚀刻制造工艺可使用相同于第一蚀刻制造工艺的蚀刻制造工艺，且可使用相同于第一蚀刻制造工艺的蚀刻气体。在其他实施例中，第二蚀刻制造工艺可使用相同于第一蚀刻制造工艺的蚀刻制造工艺，但使用不同于第一蚀刻制造工艺蚀刻气体。在本实施例中，第一蚀刻制造工艺及第二蚀刻制造工艺为相同的干式蚀刻制造工艺。本实施例藉由第一蚀刻制造工艺及第二蚀刻制造工艺中选用相同的蚀 刻制造工艺，可在不更换制造工艺设备的条件下，仅需调整其他制造工艺参数即可控制蚀刻的等向性程度。举例而言，可调整的制造工艺参数包括但不限于以下所列：蚀刻气体流量、蚀刻气体压力、蚀刻温度及/或蚀刻功率。在一些实施例中，可藉由降低蚀刻气体的流量而提升蚀刻的等向性程度。

应注意的是，以上所列举的第一蚀刻制造工艺、第二蚀刻制造工艺及蚀刻制造工艺参数仅用以举例说明，并非用以限定本发明。本领域技术人员应可理解，可视需要选择第一蚀刻制造工艺、第二蚀刻制造工艺及/或蚀刻制造工艺参数，以使第一蚀刻步骤与第二蚀刻制造工艺具有不同的等向性程度。因此，任何第一蚀刻制造工艺、第二蚀刻制造工艺及/或蚀刻制造工艺参数的组合，只要能够使为非等向性蚀刻步骤，且第二蚀刻步骤为等向性蚀刻步骤，皆属于本发明的保护范围。

请参照图6，在半导体基板102中形成字线隔离沟槽150(包括上部150a及扩大的底部150b)之后，进行掺杂步骤210，以形成掺杂区160于半导体基板102中且包围扩大的底部105b。在一些实施例中，可使用P型掺质(例如硼)进行掺杂步骤210。在其他实施例中，可使用N型掺质(例如磷)进行掺杂步骤210。

由于掺杂步骤是以实质上垂直于半导体基板102表面的方向进行，因此所形成的掺杂区160包围字线隔离沟槽150的扩大的底部105b，且实质上轻度地掺杂甚至并未掺杂至字线隔离沟槽150的上部150a的侧壁区域，如图6所示。

应注意的是，本发明藉由第二蚀刻制造工艺扩大字线隔离沟槽的底部，藉以增加受到掺杂的表面积。因此当进行掺杂制造工艺时，在相同的掺杂制造工艺条件下，相较于底部未经扩大的字线隔离沟槽，本发明的底部经过扩大的字线隔离沟槽可形成体积较大的掺杂区且具有较高掺质浓度。如此一来，可获得更佳的隔离效果。

请参照图7，在进行掺杂步骤210且形成掺杂区160之后，将填充材料170填入字线隔离沟槽150中，以完成字线隔离结构。合适的填充材料170可包括绝缘材料或导电材料。在一些实施例中，填充材料170包括氮化物、氧化物、高介电常数(high-k)介电材料或其他合适的绝缘材料。

仍请参照图7，本发明亦提供一种自对准埋入式字线隔离结构100，其包括半导体基板102，此半导体基板102具有阵列区10及相邻于阵列区10的周边电路区20。自对准埋入式字线隔离结构100亦包括多个晶胞区C位于阵列区10中，其中每一个晶胞区C包括两条字线108。自对准埋入式字线隔离结构100亦包括在两个相邻的晶胞区C之间具 有一个字线隔离沟槽150，其中字线隔离沟槽150具有上部150a及扩大的底部150b。自对准埋入式字线隔离结构100亦包括掺杂区160，位于半导体基板102中且包围扩大的底部150b，其中掺杂区160可包括P型掺质或N型掺质。自对准埋入式字线隔离结构100亦包括填入字线隔离沟槽150中的填充材料170，其中填充材料170可包括绝缘材料或导电材料。

在本实施例中，由于第一材料层112及第二材料层114分别在第一及第二蚀刻制造工艺期间作为蚀刻光掩膜，保护位于周边电路区20的半导体基板102不被蚀刻制造工艺所蚀刻，因此，不需再形成额外的蚀刻光掩膜。如此一来。可省略一道蚀刻光掩膜及图案化制造工艺，因而可简化制造工艺并且降低成本。

相较于现有技术，本发明所提供的形成自对准埋入式字线隔离结构的方法，此方法至少具有下述优点：

(1)藉由形成第一材料栅状膜层110，并选择第一间距s₁与第二间距s₂，而控制凹口130(后续的沟槽140)的形成位置。在形成字线之后，不需要进行额外的图案化制造工艺，以定义凹口130介于两个相邻的晶胞区C之间。因此，可减少制造工艺步骤及掩膜板的使用，进而降低成本。

(2)藉由使第二材料层114在凹口130底部的第一厚度t₁小于在晶胞区的第二厚度t₂，并且使第一蚀刻步骤对于第一材料与第二材料具有高蚀刻选择性，可于蚀刻期间保护第一材料层112，因而避免拓宽沟槽140的口径。因此，可降低后续电性失效的风险，并且有助于降低存储器装置的临界尺寸。

(3)藉由第二蚀刻步骤实施等向性的蚀刻，形成扩大的底部150b。扩大的底部150b可产生具有较高掺质浓度且较大体积的掺杂区。因此，可使字线隔离沟槽150具有更佳的隔离效果。

(4)藉由第一材料层112及第二材料层114分别在第一及第二蚀刻制造工艺期间作为蚀刻光掩膜，因此，可省略一道蚀刻光掩膜及图案化制造工艺，因而可简化制造工艺并且降低成本。

综上所述，本发明所提供的形成自对准埋入式字线隔离结构的方法，可有效改善存储器装置的临界尺寸，并且可简化制造工艺及降低制造成本。

虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本 发明的保护范围当视所附的权利要求所界定者为准。