保护导电结构的独特双层蚀刻停止及其使用方法与流程

大体上，本揭露关于半导体装置的制造，并且更具体地说，关于用以于金属硬遮罩移除制程期间保护导电结构的独特双层蚀刻停止及其使用方法。

背景技术：

诸如CPU、储存装置、ASIC(特定应用集成电路)及类似者等先进集成电路的制作需要诸如晶体管、电容器、电阻器等等根据指定电路布局在给定芯片面积上形成的大量电路元件。于使用例如MOS(金属氧化物半导体)技术制作复杂集成电路期间，数百万个晶体管，例如：N通道晶体管(NFET)及/或P通道晶体管(PFET)，乃是在包括结晶半导体层的基材上形成。无论所考量的是NFET晶体管或PFET晶体管，场效晶体管一般包括在半导电性基材中形成并由通道区所分开的经掺杂源极与漏极区。栅极绝缘层置于通道区上方，导电栅极电极置于栅极绝缘层上方。藉由对栅极电极施加适度电压，通道区变为具有导电性，并且容许电流从源极区流动至漏极区。

为了在集成电路装置上提升FET的运作速度并增加FET的密度，数年来，装置设计师已大幅缩减FET的实体大小，尤其是晶体管装置的通道长度。由于晶体管装置的尺寸缩减，电路组件的运作速度已随着每一个新装置世代而提升，而此类产品中的“堆积密度”，即每单位面积的晶体管装置数目，也在同时间增加。晶体管装置的此类效能提升已使得与最终集成电路产品运作速度有关的一项限制因子不再是个别晶体管元件，而是装置层上方所形成的复杂接线系统的电气效能，其中诸如晶体管等实际以半导体为基础的电路元件乃是在半导体基材中及上方形成。

一般而言，由于电路元件数量大且现代集成电路需要的布局复杂，所以个别电路元件的电连接或“接线配置”无法在其上制造有电路元件之同一装置层内建立。因此，各种构成集成电路产品的整体接线图案的电连接乃是在一或多个形成于产品的装置层上方的附加堆迭的所谓的“金属化层”中形成。这些金属化层一般是由绝缘材料层所构成，材料层中形成有导电金属线或导电贯孔。大体上，导电线提供内层电连接，而导电贯孔提供介于不同层之间的层间连接或垂直连接。这些导电线及导电贯孔可由具有适当阻障层的各种不同材料所构成，例如：铜等。集成电路产品中的第一金属化层一般称为“M1”层，而用于在M1层与更低层导电结构(下文有更完整阐释)之间建立电连接的导电贯孔一般则称为“V0”贯孔。这些金属化层中的导电线及导电贯孔一般是由铜所构成，而且是使用已知的镶嵌或双镶嵌技术在绝缘材料层中形成。附加金属化层乃是在M1层上方形成，例如：M2/V1、M3/V2等。在业界里，V0层下面的导电结构由于接触硅基材中形成的“装置”(例如：晶体管)，所以大体上视为“装置层”接触部或单纯地视为“接触部”。

图1A乃是简单绘示由半导体基材12中及上方形成的多个晶体管装置15所构成的例示性集成电路产品10的截面图。示意性绘示的隔离区13也已在基材12中形成。在所示实施例中，晶体管装置15乃是由例示性栅极结构(即栅极绝缘层16及栅极电极18)、栅极覆盖层20、侧壁间隔物22及简单绘示的源极/漏极区24所构成。于图1A所示的制作点，已在产品10上方形成绝缘材料层17A、17B，即层间介电材料。图1A未绘示诸如蚀刻停止层及类似者等其它材料层。亦绘示的是例示性源极/漏极接触结构28，其包括所谓“沟槽硅化物”(TS)区28A与金属区28B(例如：钨)的组合。在所示制程流程中，源极/漏极接触结构28的上表面与栅极覆盖层20的上表面大约齐平。图1A中还绘示有多个所谓“CA接触”结构32、及有时称为“CB接触”结构的例示性栅极接触结构31。CA接触结构32及CB接触结构31乃是为了在下层装置与V0贯孔层之间提供电连接而形成。CA接触结构32乃是为了对源极/漏极接触结构28提供电接触而形成，而CB接触部31乃是为了接触晶体管15其中一者的栅极电极18的一部分而形成。在平面图(未图示)中，CB接触部31乃是垂直置于隔离区13上方，亦即，CB接触部31并非置于基材12中所界定的主动区上方。CA接触结构32的形式可以是在层间介电材料中形成的离散接触元件，即一或多个具有大体似正方形或圆柱状的个别接触插塞，如图1A所示。在其它应用(未示于图1A)中，CA接触结构32也可以是接触下层线型特征的线型特征，例如：接触源极/漏极区24并且一般延展跨布源极/漏极区24上整个主动区的源极/漏极接触结构28。一般而言，CB接触部31的形式乃是圆形或方形插塞。

亦绘示于图1A中的是产品10的多层金属化系统的第一金属化层，即所谓的M1层，其形成于一层绝缘材料34中，例如：低k绝缘材料。多个导电贯孔即所谓的V0贯孔40，提供用以在装置层接触部(CA接触部32及CB接触部31)与M1层之间建立电连接。M1层一般包括多条视需要跨布产品10布线的金属线38。

对下层装置层接触部形成V0贯孔时可能遭遇的一个问题将会参照图1B至1C来论述，图中绘示使用镶嵌制程对集成电路产品的接触层形成导电结构的一种例示性先前技术方法。图1B绘示集成电路产品50，其由形成于绝缘材料层54中的例示性导电装置层接触部52所构成。如上所述，装置层接触部52一般导电性耦合至半导体装置的一区域或部分(未示于图1B)，例如：晶体管装置的栅极电极及/或源极/漏极区。在所示实施例中，装置层接触部52是由一或多个阻障层或衬垫52A(例如：钛/氮化钛)及主体导电材料52B(例如：钨)所构成。蚀刻停止层56是在绝缘材料层54上方形成。层件54、56及装置层接触部52全都可视为集成电路产品50的接触级层55的部分。

必须对装置层接触部52施作电连接以供产品50运作。因此，金属化层57在接触级层55上方形成。在所示实施例中，金属化层57的形成涉及形成第一导电贯孔(V0)、及第一金属化层(M1)的例示性金属线。如上所述，产品50一般将会包含数个金属化层，例如：多层导电贯孔及导电线。M1金属化层一般是在产品50上形成的第一主要“接线”层。V0及M1导电结构的形成涉及形成绝缘材料层58、及由第一与第二材料层60、62所构成的蚀刻遮罩59。在一项实施例中，绝缘材料层54、58可以是所谓的低k(k值小于约3.3)绝缘材料层，蚀刻停止层56可以是一层氮化硅、NBlok等，层件60可以是TEOS为主的二氧化硅层，而层件62可以是金属制成的硬遮罩，例如：氮化钛。这些各种材料层的厚度可随特定应用而变。

图1B绘示产品50在进行数个制程操作之后的情形。首先，使用已知的光刻及蚀刻技术，在产品50上方形成图案化蚀刻遮罩(未图示)，并且如图示图案化遮罩层59。之后，移除光阻遮罩，并且进行一或多道蚀刻制程穿过图案化遮罩层59以形成所绘示的穿过层件58、56的贯孔开口64，以便曝露下层装置层接触部52。

在如图1B所示形成开口64之后，移除氮化钛硬遮罩层62。图1C绘示产品50在另一蚀刻制程之后的情形，此蚀刻制程例如为湿蚀刻制程，使用例如EKC来进行以移除氮化钛硬遮罩层62。不幸的是，在此用以移除氮化钛的蚀刻制程期间，阻障层52A中由氮化钛与钛所制成的部分亦受到侵蚀及消耗，如封闭虚线63里阻障层52A的材料损耗所反映者。EKC也会侵蚀下层装置层接触部52中的钨材料，但图式中未绘示钨材料的损耗。此类导电材料(例如：阻障层52A中的氮化钛材料)的损耗会导致问题，例如：当后续形成的导电结构是在已损坏区域63上方形成时，材料不理想地从主体导电材料52B迁移到绝缘层54内，并且产生不理想的空洞。

本揭露针对用于在金属硬遮罩移除制程期间保护导电结构的独特双层蚀刻停止及其使用方法，其将会解决以上所指出的问题。

技术实现要素：

以下介绍本发明的简化概要，以便对本发明的一些态样有基本的了解。本概要并非本发明的详尽概述。用意不在于鉴别本发明的重要或关键要素，或叙述本发明的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。

大体上，本揭露针对用以于金属硬遮罩移除制程期间保护导电结构的独特双层蚀刻停止及其使用方法。本文中揭示的一种例示性方法还包括在第一绝缘材料层中形成由氮化钛所构成的导电接触部，在导电接触部上方形成双层蚀刻停止层，此双层蚀刻停止层是由第一层及置于在第一层上方的第二层所组成，第二层包含氮化铝，本方法包括在双层蚀刻停止层上方形成至少一个第二绝缘材料层，以及在第二绝缘材料层上方形成由一层氮化钛所构成的图案化蚀刻遮罩。在这项实施例中，本方法亦包括利用双层蚀刻停止层在导电接触部上方就位的情况下，经由图案化蚀刻遮罩进行至少一道第一蚀刻制程以在第二绝缘材料层中界定凹穴，以及进行至少一道第二蚀刻制程以移除图案化蚀刻遮罩的至少此层氮化钛，进行至少一道第三蚀刻制程以在双层蚀刻停止层中界定开口，并且从而曝露导电接触部的一部分，以及形成导电性耦合至导电接触部的经曝露部分的在凹穴中的导电结构。

本文中揭示的一种例示性装置还包括置于至少一个第一绝缘材料层中由氮化钛所构成的导电接触部，置于导电接触部上方由第一层与第二层所组成的双层蚀刻停止层，其中第一层置于第一绝缘材料层的上表面上并与其接触，而第二层是置于双层蚀刻停止层的第一层的上表面上并与其接触的一层氮化铝，本装置包括至少一个置于双层蚀刻停止层的第二层上方的第二绝缘材料层，至少一个延伸穿过至少一个第二绝缘材料层及双层蚀刻停止层并且曝露一部分导电接触部的开口，以及导电性耦合至导电接触部的经曝露部分的置于至少一个开口中的导电结构。

附图说明

本揭露可搭配附图参照以下说明来了解，其中相同的参考元件符号表示相似的元件，并且其中：

图1A至1C绘示使用镶嵌制程对集成电路产品的接触层形成导电结构的一种例示性先前技术方法；以及

图2A至2H绘示本文中所揭示于金属硬遮罩移除制程期间形成用以保护导电结构的独特双层蚀刻停止的一种例示性方法及其集成电路产品。

尽管本文中揭示的专利标的容许各种修改及替代形式影响，但其特定具体实施例仍已在图式中举例展示，并且于本文中详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，如权利要求书所界定，用意在于涵盖落于本发明之精神及范畴内的所有修改、均等例、及替代方案。

符号说明

10 集成电路产品

12 半导体基材

13 隔离区

15 晶体管装置

16 栅极绝缘层

17A 绝缘材料层

17B 绝缘材料层

18 栅极电极

20 栅极覆盖层

22 侧壁间隔物

24 源极/漏极区

28 源极/漏极接触结构

28A 沟槽硅化物区

28B 金属区

31 CB接触结构

32 CA接触结构

34 绝缘材料层

38 金属线

40 V0贯孔

50 集成电路产品

52 导电装置层接触部

52A 阻障层或衬垫层

52B 主体导电材料

54 绝缘材料层

55 接触级层

56 蚀刻停止层

57 金属化层

58 绝缘材料层

59 蚀刻遮罩

60 材料层

62 材料层

63 已损坏区域

64 贯孔开口

100 IC产品

101 凹穴

112 装置层导电接触部

112A 阻障层或衬垫层

112B 主体导电材料

114 绝缘材料层

115 接触级层

116 双层蚀刻停止层

116A 第一层

116B 第二层

117 金属化层

118 绝缘材料

119 图案化蚀刻遮罩

120 材料层

122 材料层

124 开口

140 导电材料

150 导电结构

M1 第一金属化层

V0 第一导电贯孔。

具体实施方式

下面说明本发明的各项例示性具体实施例。为了澄清，实际实作态样不是所有特征都有在本说明书中说明。当然，将会领会旳是，在开发任何此实际具体实施例时，必须做出许多实作态样特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作态样不同而变。此外，将会领会的是，此一开发努力可能复杂且耗时，虽然如此，仍会是具有本揭露的效益的所属技术领域中的技术人员的例行工作。

本专利标的现将参照附图来说明。各种结构、系统及装置在图式中只是为了阐释而绘示，为的是不要因所属技术领域中的技术人员众所周知的细节而混淆本揭露。虽然如此，仍将附图包括进来以说明并阐释本揭露之例示性实施例。本文中使用的字组及词组应了解并诠释为与所属技术领域中的技术人员了解的字组及词组具有一致的意义。与所属技术领域中的技术人员了解的通常及惯用意义不同的词汇或词组(即定义)的特殊定义，用意不在于藉由本文词汇或词组的一致性用法提供暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于所属技术领域中的技术人员了解的意义，此一特殊定义将会按照为此词汇或词组直接且明确提供此特殊定义的定义方式，在本说明书中明确提出。

本揭露针对在将形成导电结构时所用的金属硬遮罩层移除的制程期间，使用牺牲材料形成诸如导电接触部及导电线/贯孔等导电结构的各种方法。如对于所属技术领域中的技术人员一经完整阅读本申请案便将会轻易显而易见的是，本文中揭示的方法可在形成接触例如晶体管、记忆胞、电阻器等各种不同半导体装置的导电结构时运用，以及可在为包括但不局限于ASIC、逻辑装置、记忆体装置等各种不同集成电路产品而形成导电结构时运用。请参阅附图，现将更详细说明本文中揭示的方法的各项例示性具体实施例。

图2A至2H绘示本文中所揭示于金属硬遮罩移除制程期间形成用以保护导电结构的独特双层蚀刻停止的一种例示性方法及其集成电路产品。图2A是半导体基材(未图示)上方所形成的例示性集成电路(IC)产品100在早期制造阶段的简图。基材可具有各种组态，例如：主体基材组态、SOI(绝缘层上覆硅)组态，并且可由硅除外的材料制成。因此，“基材”或“半导体基材”等词应理解为涵盖所有半导电性材料及所有形式的此类材料。IC产品100可以是运用诸如集成电路装置上常有的装置层接触部等任何类型的含钛导电结构的任何类型的集成电路产品。在本文所示的实施例中，装置层导电结构描述为具有代表性阻障及/或黏附层。实际上，实际产品中可使用一或多个此类阻障/黏附层。本文中所描述及讨论的贯孔及金属线可由任何类型的导电材料所制成，例如：诸如铜或铜为主的材料的金属或金属合金。本文中所示的材料层可藉由执行各种已知处理技术来形成，例如：化学气相沉积(CVD)制程、原子层沉积(ALD)制程、物理气相沉积(PVD)制程、或电浆增强型版本的此类制程、电镀等。

图2A绘示由绝缘材料层114中所形成的例示性装置层导电接触部112所构成的IC产品100。在一项实施例中，绝缘材料层114可以是一层二氧化硅层或一层所谓的低k(k值小于约3.3)绝缘材料，并且可取决于特定应用而形成至任何所欲厚度。当然，在实际产品中，将会有数百万个此类装置层导电接触部112在绝缘材料层114中形成。装置层导电接触部112是在产品100的接触层115中形成，亦即在低于V0贯孔处形成。一般而言，装置层导电接触部112导电性耦合至半导体装置(未图示)的一区域或部分，例如：晶体管装置的栅极电极及/或源极/漏极区。在所示实施例中，装置层导电接触部112乃是由例如一或多个阻障层的氮化钛或衬垫112A(例如：氮化钛)、及主体导电材料112B(例如：钨)所构成。在一项特定实施例中，装置层导电接触部112是由双衬垫阻障层所构成，此双衬垫阻障层乃是由一层钛及一层氮化钛所构成，其中主体钨材料是与此层氮化钛接触而置。

图2A中亦绘示新颖的双层蚀刻停止层116，其由第一与第二层116A至116B所组成，是在绝缘材料层114及装置层导电接触部112上方形成。在一项具体实施例中，第一层116A在绝缘材料层114的上表面上形成并与其接触，并且在装置层导电接触部112的上表面上形成并与其接触，而第二层116B乃是在第一层116A的上表面上形成并与其接触。在一项实施例中，第一层116A可由氮掺杂碳化硅或氮化硅所构成，而第二层116B由氮化铝所制成。第一与第二层116A至116B可藉由进行各种已知沉积制程中的任一者来进形成，例如：ALD、CVD、PVD等，或藉由进行电浆增强型版本的此类制程来形成。在一项例示性具体实施例中，第一层116A可具有约6nm至8nm的厚度，而第二层116B可具有约2nm至4nm的厚度。

如本申请案的“背景技术”章节所述，必须对装置层导电接触部112施作电连接以供产品100运作。因此，图2B绘示产品100在另一金属化层117于接触级层115上方形成之后的情形。在本文中所示的实施例中，并且如所述，金属化层117的形成涉及形成第一导电贯孔(V0)、及第一金属化层(M1)(未示于图2B)的例示性金属线。产品100一般将会包含数个金属化层，例如：多层导电贯孔及导电线。

图2B绘示产品100在进行数个制程操作之后的情形。首先，在双层蚀刻停止层116上方沉积绝缘材料层118。其次，由第一与第二材料层120、122所构成的图案化蚀刻遮罩119在绝缘材料层118上方形成。蚀刻遮罩119可使用已知的光刻及蚀刻技术来图案化，亦即在材料层122上方形成图案化光阻遮罩(未图示)，并且如图示图案化遮罩层119。在一项实施例中，绝缘材料层118可以是一层所谓的低k(k值小于约3.3)绝缘材料，层件120可以是一层氮氧化硅(SiON)、TEOS为主的二氧化硅层等，而图案化蚀刻遮罩的层件122乃是由氮化钛所制成。这些材料层的厚度可随特定应用而变。

图2C绘示产品在经由图案化蚀刻遮罩层119进行一或多道蚀刻制程之后的情形，用以穿过绝缘材料层118形成所示开口124，并且从而曝露双层蚀刻停止层116的第二层116B(氮化铝)的一部分。重要的是，于此蚀刻制程期间，双层蚀刻停止层116维持置于装置层导电接触部112上方。亦即，双层蚀刻停止层116的上氮化铝层116B在形成开口124时充当有效蚀刻停止。附图所示开口124的形状与大小本质上属于代表性，因为开口124的数目、大小及形状可随特定应用而变。在可运用本揭示的发明的一些具体实施例中，绝缘材料层118中仅可形成单一开口，而不是图2C中所示的步阶式、双开口124。因此，无论大小或形状、或形成方式如何，(多个)开口124将会一般性地称为凹穴101。导电结构(未示于图2C)最终将会在凹穴101(即开口124)中形成，以便对装置层导电接触部112提供电接触。

凹穴101形成之后，氮化钛硬遮罩层122将会藉由进行蚀刻制程来移除。因此，图2D绘示产品100在湿蚀刻制程之后的情形，此蚀刻制程是使用例如EKC来进行以移除氮化钛硬遮罩层122。重要的是，在经进行用以移除氮化钛硬遮罩层122的蚀刻制程期间，双层蚀刻停止层116维持置于装置层导电接触部112上方并且为其提供保护。亦即，双层蚀刻停止层116的上氮化铝层116B在移除氮化钛硬遮罩层122时充当有效蚀刻停止。因此，移除氮化钛硬遮罩层122时，未侵蚀到装置层导电接触部112，包括装置层导电接触部112的(多个)氮化钛部分及钨，正如先前技术制程流程的情况。

下一个主要制程操作涉及在双层蚀刻停止层116中界定开口，以便曝露装置层导电接触部112的至少一部分，以致可对装置层导电接触部112形成电连接。因此，图2E绘示产品100在进行蚀刻制程之后的情形，此蚀刻制程使用第一层116A当作蚀刻停止层来图案化双层蚀刻停止层116的第二层116B。如图示，此蚀刻制程曝露第一层116A之一部分以供进一步处理。

图2F绘示产品100在进行蚀刻制程之后的情形，此蚀刻制程乃是用以图案化双层蚀刻停止层116的第一层116A，以便从而曝露装置层导电接触部112的至少一部分。虽然所示用于图案化双层蚀刻停止层116的是二步骤蚀刻制程，但在至少一些应用中，取决于涉及的材料，双层蚀刻停止层116仍可使用单一蚀刻制程来图案化，以便曝露装置层导电接触部112。

于本文中所述制程流程中的此点，可进行传统制造操作以在凹穴101中形成一或多种导电材料，以便从而形成导电性耦合至装置层导电接触部112的在凹穴101(开口124)中的导电结构，例如：所示实施例中的V0及M1导电结构。大体上，V0及M1结构可藉由进行一或多道沉积制程来形成，用以在产品100上方及凹穴101中沉积一或多层阻障材料(未图示)及/或晶种层(未图示)例如：铜晶种层，以及藉由进行主体沉积制程来形成，用来以藉由进行电镀或无电式沉积制程所形成诸如主体铜的附加导电材料140来过量填充开口，如图2G所示。之后，如图2H所示，产品100经受一或多道CMP制程以移除置于凹穴101外侧的过剩材料，并且从而界定导电性耦合至装置层导电接触部112的在凹穴101(开口124)中的例示性导电结构150，例如：所示实施例中的V0及M1导电结构。

如经由前述应清楚明白的是，本文中所揭示的新颖方法提供在集成电路产品中形成导电结构的有效率且有效果的手段，可解决或至少减轻本申请案在背景技术章节中所指出的一些问题。要注意的是，使用本说明书中及权利要求书中诸如“第一”、“第二”、“第三”或“第四”等用以说明各种制程的用语，只是要当作对此类步骤的节略参考来使用，不必然暗示此类步骤是按照所排定顺序来进行。当然，取决于精准的诉求语言，可能或可能不需要此类制程的排定顺序。

以上所揭示的特定具体实施例仅具有例示性，因为本发明可采用对受益于本文教示的所属技术领域中的技术人员显而易见的不同但均等方式来修改并且实践。举例而言，以上所提出的制程步骤可按照不同顺序来进行。再者，除了如权利要求书中所述除外，未意图限制于本文所示构造或设计的细节。因此，证实可改变或修改以上揭示的特定具体实施例，而且所有此类变例全都视为在本发明的范畴及精神内。因此，本文寻求的保护如权利要求书中所提。