专利名称：含埋置绝缘层和穿过其的垂直导电结构的电子器件及方法
技术领域：
本发明涉及电子器件和形成电子器件的工艺，更具体地，涉及包括埋置绝缘层和延伸通过该埋置绝缘层的垂直导电结构的电子器件和形成该器件的工艺。
现有技术金属氧化物半导体场效应晶体管(MOSFET)是常见类型的功率开关器件。MOSFET 包括源区、漏区、在所述源区和漏区之间延伸的沟道区和邻近于所述沟道区配置的栅结构。 栅结构包括邻近于沟道区配置且通过薄的电介质层与沟道区分离的栅电极层。当MOSFET处于导通状态时，电压被施加到栅结构以形成源区和漏区之间的导通沟道区，这允许电流流过该器件。处于关断状态时，施加到栅结构的任何电压足够低，以使得没有显著的电流流过晶体管的沟道。在关断状态期间，器件应该承受源区和漏区之间的高电压。在特定应用中，可以使用一对功率晶体管以允许输出在两个不同电压之间切换。 该输出可以连接到高侧功率晶体管的源极以及连接到低侧功率晶体管的漏极。当高侧功率晶体管被激活时，输出将处于与高侧功率晶体管的漏极上的电压相对应的电压，当低侧功率晶体管被激活时，输出将处于与低侧功率晶体管的源极相对应的电压。在特定的物理的实施例中，高侧功率晶体管和低侧功率晶体管通常是独立管芯上的分离晶体管，其通过接合线或者其他类似的互连彼此互连。互连增加了包括高侧和低侧功率晶体管的电子器件的寄生特性，这是不期望的。
通过举例的方式解释实施例，而不受到附图的限制。图1包括电子器件的一部分的电路图。图2包括工件的一部分的剖视图，所述工件包括埋置导电区域、埋置绝缘层和半导体层。图3包括在形成焊盘层、停止层和在工件中蚀刻沟槽之后的图2的工件的剖视图。图4包括在沟槽内形成垂直导电结构之后的图3的工件的剖视图。图5包括在垂直导电结构之上形成导电插塞之后的图4的工件的剖视图。图6和7包括在工件的正在形成高侧功率晶体管和低侧功率晶体管的一部分内形成注入丝网层、水平取向的掺杂区域和漏极区之后的图5的工件的剖视图。图8包括在形成绝缘部件之后的图6和7的工件的剖视图。图9包括在形成图案化的导电层之后的图8的工件的剖视图。图10包括在从图案化的导电层形成绝缘部件和形成导电电极之后的图9的工件的剖视图。图11包括在形成牺牲间隔物和牺牲部件之后的图10的工件的剖视图。图12包括在已经去除了牺牲间隔物之后的注入步骤期间的图11的工件的剖视图。图13 包括在去除牺牲部件和形成绝缘间隔物之后的图12的工件的剖视图。图14包括在形成沟道区和深体掺杂区之后的图13的工件的剖视图。图15包括在形成栅电极、源扩展区和体区域之后的图14的工件的剖视图。图16包括工件在如图15所示的位置处的放大图。图17包括在形成绝缘间隔物和重掺杂源区之后的图15的工件的剖视图。图18包括工件在如图17所示的位置处的放大图。图19包括在形成另一组间隔物、蚀刻部分重掺杂源区和形成重掺杂体接触区之后的图17的工件的剖视图。图20包括工件在如图19所示的位置处的放大图。图21包括在形成硅化物部件之后的图19的工件的剖视图。图22和23包括在形成用于高侧晶体管和低侧晶体管的晶体管结构的第一层级互连之后的图21的工件的剖视图。本领域技术人员将会理解，为简单和明晰起见而示出了图中的部件，其不一定是按比例描绘的。例如，图中某些部件的尺寸可以相对于其他部件而被放大，以促进对本发明的各种实施例的理解。
具体实施例方式提供与附图结合的以下说明以帮助理解此处公开的教导。以下讨论将着重于所述教导的特定实现方式和实施例。提供该着重点以帮助描述本发明，而不应被理解为对本发明的保护范围或者适用性的限制。然而，基于本申请中公开的教导可以使用其他实施例。如这里使用的，相对于区域或结构的术语“水平取向的”和“垂直取向的”指电流流经这样的区域或结构的主要方向。更具体地，电流可在垂直方向、水平方向或垂直和水平方向的组合方向上流经区域或结构。如果电流在垂直方向上或在其中垂直分量大于水平分量的方向的组合上流经区域或结构，则这样的区域或结构将称为垂直取向的。类似地，如果电流在水平方向上或在其中水平分量大于垂直分量的方向的组合上流经区域或结构，则这样的区域或结构将称为水平取向的。术语“金属”或其变型意指包括位于族1至12任意一个内的元素、位于族13至16 内的元素、沿着原子数13(Al)、31(Ga)、50(Sn)、51(Sb)and 84(Po)定义的线或位于该线之下的元素。金属不包括Si或Ge。术语“正常操作”和“正常操作状态”指电子部件或器件被设计来操作的条件。这些条件可从数据表或其它关于电压、电流、电容、电阻或其它电子参数的其它信息获得。因此，正常操作不包括完全超出其设计限制来操作电子部件或器件。术语“功率晶体管”意指被设计通常操作以在晶体管的源极和漏极或者集电极和发射极之前保持至少IOV的差的晶体管。例如，当晶体管处于关断状态，在源极和漏极之间保持10V，而不会出现结击穿或者其他不希望的状态。术语“comprises(包括)”、“comprising(包括)”、“includes (包含)，，、 “including(包含)”、“has (具有)”、“having(具有)”或其任何其它变形用来涵盖非排他的包括。例如，包括一系列特征的方法、物品或装置不一定只限于那些特征，而是可包括没有明确列出的或这样的方法、物品或装置所固有的其它特征。进一步地，除非相反地明确说明，“或”指包括的或而不是排他的或。例如，条件A或B由下列项中的任何一个满足A为真(或存在)和B为假(或不存在)、A为假(或不存在)和B为真(或存在)、以及A和B 都为真(或存在)。此外，“一个”或“一种”的使用用于描述这里所述的元件和部件。这仅仅为了方便起见而进行并给出本发明的范围的一般意义。该描述应被理解为包括一个或至少一个，且单数也包括复数，反之亦然，除非它有另外的意思。例如，当这里描述单个项目时，多于一个的项目可代替单个项目来使用。类似地，在这里描述多于一个的项目的场合，单个项目可代替所述多于一个的项目。相应于元素周期表内的列的族成员使用“新符号”公约，如在CRCHandbook of Chemistry and Physics,81stEdition(2000-2001)中看到的。除非另外定义，这里使用的所有技术和科学术语具有与本发明所属的领域中的普通技术人员通常理解的相同的含义。材料、方法和例子仅仅是例证性的，而没有被规定为限制性的。在没有在这里描述的程度上，关于特定的材料和处理行动的很多细节是常规的，并可在教科书以及半导体和电子领域内的其它源中找到。图1包括电子器件10的一部分的电路图。在如图1所示的实施例中，电子器件 10可以包括功率开关电路。电子器件10包括晶体管12，其中晶体管12的漏极区耦合到例如Vd的端子，以及晶体管12的源极区耦合到例如Vot的端子。电子器件10还包括晶体管 14，其中晶体管14的漏极区耦合到晶体管12的源极，以及晶体管14的源极区耦合到例如 Vs的端子。晶体管12和14的栅电极可以耦合到控制单元16的控制端子162和164。在具体实施例中，控制单元16可以被配置为使得在任何特定时间点仅仅启用晶体管12和14 中的一个。当启用晶体管12(禁止晶体管14)时，Vott将基本上为VD，当启用晶体管14(禁止晶体管12)时，Vott将基本上为\。可以使用控制单元16确定何时Vott将从Vs切换到Vd 以及从Vs切换到Vd的频率，反之亦然。在更具体的实施例中，晶体管12和14可以是高频电压调节器中的功率开关晶体管。以下将描述与晶体管12和14相对应的物理结构和形成上述物理结构的工艺。在以下说明中，晶体管12可以被称为高侧功率晶体管，晶体管14可以被称为低侧功率晶体管。说明书的大部分将着重于形成高侧功率晶体管的物理结构；然而，低侧功率晶体管的形成是类似的。在一个实施例中，晶体管12和14将作为同一个集成电路的一部分。在一个具体实施例中，控制单元16位于与晶体管12和14相同的集成电路上。图2包括工件200的包括埋置导电区域202、埋置绝缘层204和半导体层206的一部分的剖视图。埋置导电区域202可以包括族14的元素(即，碳、硅、锗或者其任意组合) 并且可以被N型或者P型重掺杂。在本说明书中，重掺杂是指至少大约IxlO19原子/cm3的峰值掺杂剂浓度，轻掺杂是指小于大约IxlO19原子/cm3的峰值掺杂剂浓度。埋置导电区域 202可以是重掺杂的衬底的一部分(例如，N型重掺杂晶片)或者可以是配置在相反导电类型的衬底之上的埋置掺杂区域，或者可以是位于配置在衬底和埋置导电区域202之间的另一埋置绝缘层(未示出)之上的埋置掺杂区域。在一个实施例中，使用例如磷、砷、锑、或者其任意组合的N型掺杂剂重掺杂埋置导电区域202。在一个具体实施例中，如果将要保持低的埋置导电区域202的扩散，则埋置导电区域202包括砷或者锑，以及在一个具体实施例中，埋置导电区域202包括锑，以(与砷相比)减小在随后形成的半导体层的形成期间的自掺杂水平。埋置导电区域202将用于将高侧功率晶体管的源极和低侧功率晶体管的漏极电连接在一起，并且成为电子器件的输出节点的一部分。埋置绝缘层204被配置在埋置导电区域202之上。在正常操作期间，埋置绝缘层 204有助于将埋置导电区域202上的电压与部分半导体层206隔离。埋置绝缘层204可以包括氧化物、氮化物或者氧氮化物。埋置绝缘层204可以包括一个膜或者具有相同或者不同组分的多个膜。埋置绝缘层204的厚度范围可以为至少大约0. 2微米或者至少大约0. 3 微米。进一步的，埋置绝缘层的厚度可以不大于大约5. 0微米或者不大于大约2. 0微米。在一个具体实施例中，埋置绝缘层204的厚度范围为大约0. 5微米到大约0. 9微米。半导体层206被配置在埋置绝缘层204之上，并且具有形成晶体管及其他电子元件(未示出)的主表面205。半导体层206可以包括族14元素(S卩，碳、硅、锗、或其任意组合)和关于埋置导电区域202描述的任何掺杂剂或者相反导电类型的掺杂剂。在一个实施例中，半导体层206是轻掺杂的N型或者P型外延硅层，其厚度范围为大约0. 2微米到大约 5. 0 微米以及掺杂浓度不大于大约IxlO17原子/cm3，在另一实施例中，掺杂浓度为至少大约 IxlO14原子/cm3。半导体层206可以被配置在整个工件200之上。所形成的半导体层206 内的掺杂剂浓度或者在选择性地掺杂半导体层206内的区域之前的半导体层206内的掺杂剂浓度将被称为背景掺杂剂浓度。可以利用各种制造技术形成工件200。在一个实施例中，可以使用晶片接合技术。 例如，埋置导电区域202和半导体层206可以是接合在一起的不同衬底的各部分。可以从一个或者两个衬底热生长氧化物。在一个具体实施例中，埋置导电区域202可以包括氧化物从其生长的表面附近的低掺杂。由于在与氧化物的分界面处的掺杂剂积累，埋置导电区域202内的掺杂浓度可能略高。由此，可以重掺杂除氧化物分界面附近的部分之外的埋置导电区域202，而上述部分可以具有与所述氧化层分离的极低的掺杂剂浓度。在接合之后， 可以除去其中一个衬底的大部分以留下半导体层206。从一个或者两个衬底热生长的氧化层可以形成埋置绝缘层204的至少一部分。在另一实施例中，埋置导电区域202可以具有重掺杂晶片的形式。可以从埋置导电区域202外延生长半导体层206。可以执行氧注入和退火以从一部分的埋置导电区域202、半导体层206或者两者形成埋置绝缘层204。在阅读本说明书之后，本领域技术人员将理解，可以利用其他技术形成工件200。参考图3，利用热生长技术、沉积技术或其组合在半导体层206之上顺序地形成焊盘层302和停止层304 (例如抛光停止层或者蚀刻停止层)。焊盘层302和停止层304中的每一个可以包括氧化物、氮化物、氧氮化物或其任意组合。在一个实施例中，焊盘层302 与停止层304相比具有不同的组分。在一个具体实施例中，焊盘层302包括氧化物，停止层 304包括氮化物。图案化的掩模层(未示出)形成在停止层304之上。埋置绝缘层204和半导体层 206内的沟槽322形成在将要形成垂直导电结构的位置。在一个具体实施例中，去除埋置绝缘层204、半导体206、停止层304和焊盘层302的暴露部分。使用各向异性蚀刻技术形成如图3实施例所示的结构。在另一实施例中，基本上没有去除埋置绝缘层204，在另一实施例中，去除埋置绝缘层204配置在开口下的基本上所有厚度或者仅仅一部分厚度。在一个具体实施例中，各个沟槽322的宽度为至少大约0. 05微米或者大约0. 1微米，在另一具体实施例中，各个沟槽322的宽度为不大于大约2微米或者大约1微米。可以在形成沟槽 322之后去除图案化的掩模层。绝缘间隔物3M可以形成在沟槽322内。绝缘间隔物3M也可以被称为绝缘衬里， 其可以有助于使半导体层206与随后将形成在沟槽322内的垂直导电结构电气地绝缘。在所示的实施例中，可以执行热氧化以形成绝缘间隔物324。在另一实施例中(未示出)，可以共形地沉积绝缘间隔物并且各向异性地蚀刻绝缘层以形成绝缘间隔物。绝缘间隔物3M 的宽度范围为大约20纳米到大约200纳米。图4包括在延伸所述沟槽和形成垂直导电结构422之后的附图。可以去除沿着沟槽322底部的任何剩余的绝缘材料(例如氧化物)，如图3所示，沟槽322可以延伸进入埋置导电区域202中从而形成沟槽扩展402。在一个实施例中，沟槽扩展402可以进入埋置导电区域202中至少大约0. 2微米，在另一实施例中，沟槽扩展402可以进入埋置导电区域 202中至少大约0. 3微米。在另一实施例中，沟槽扩展402可以不大于大约5. 0微米，在另一实施例中，沟槽扩展402可以不大于大约2.0微米。在另一实施例中，沟槽扩展可以比上述的更深或者更浅。可以利用各向异性蚀刻技术完成去除绝缘材料和形成沟槽扩展402。在停止层304之上和在沟槽322内形成导电层，在一个具体实施例中，所述导电层基本上填充沟槽322。导电层可以是多晶的并且包括含金属或者含半导体的材料。在一个实施例中，导电层可以包括重掺杂的半导体材料，例如非晶硅或者多晶硅。在另一实施例中， 导电层包括多个膜，例如粘合膜、阻挡膜和导电充填材料。在一个具体实施例中，粘合膜可以包括例如钛、钽、钨等等的难熔金属；阻挡膜可以包括难熔金属氮化物，例如氮化钛、氮化钽、氮化钨等等，或者包括难熔金属-半导体-氮化物，例如TaSiN ；以及导电充填材料可以包括钨或者硅化钨。在更具体的实施例中，导电层可以包括Ti/TiN/WSi。膜(多个)数目和那些膜(多个)的组分的选择取决于电气性能、随后的加热周期的温度、其它标准或其任意组合。难熔金属和含难熔金属的化合物可以承受高温(例如，难熔金属的熔点可以为至少1400°C )，可以共形地沉积该难熔金属和含难熔金属的化合物，并且其具有比重掺杂N型硅低的体电阻率。在阅读本说明书之后，本领域技术人员将能确定满足其需要或者满足对于特定应用的期望的导电层的组分。在形成导电层期间，可以在沟槽322内形成空隙424。 如果形成了空隙424，则其通常被安置在埋置绝缘层204附近的区域。由此，在如图4所示的实施例中，基本上所有空隙似4被配置在与半导体层206的主表面205的高度间隔开的高度处。具体来说，基本上所有空隙似4被配置在不高于半导体层206整体厚度大约一半的高度处。如图4的实施例所示的，导电层配置在停止层304之上的部分被去除，从而在沟槽 322内形成垂直导电结构422。可以利用化学机械抛光或者覆盖蚀刻技术来完成该去除。停止层304可以用作抛光停止层或者蚀刻停止层。在到达停止层304之后可以继续抛光或者蚀刻相对短的时间，以解决在工件上的相对于导电层厚度的不均勻性、抛光或者蚀刻操作的不均勻性，或其任意组合。如果需要或者期望，如图4中的箭头4 所示，可以使用继续蚀刻或者其他去除操作以使垂直导电结构422进一步凹陷进入沟槽322中。该凹陷可以允许高侧晶体管结构的随后形成的源极区和低侧晶体管结构的漏极区电连接到垂直导电结构422。当处于完成的电子器件的形式时，垂直导电结构422和埋置导电区域202的组合将高侧功率晶体管的源极电气地连接到低侧功率晶体管的漏极。
参考图5，尽管存在部分停止层304 (在图5中未示出)，然而蚀刻焊盘层302并且底切停止层304的一部分以暴露沟槽322附近的部分半导体层206。在图4所示的实施例的该时刻，可以执行对沟槽充填材料的额外的蚀刻，暴露沟槽衬里材料324的上表面。随后去除部分停止层304。在沟槽内形成导电插塞522，其有助于将垂直导电结构422电气地连接到随后将形成在半导体层206内的掺杂区域。除了导电插塞522可以在沟槽322内凹陷或者可以在沟槽322内不凹陷之外，可以利用用于形成垂直导电结构422的任何材料和方法来形成导电插塞522。导电插塞522和垂直导电结构422可以包括相同的材料或者不同的材料，并且可以利用相同的技术或者不同的技术来形成。导电插塞522和垂直导电结构 422的组合可以形成垂直取向的导电区域542。以下，垂直取向的导电区域542可以指垂直导电结构422、导电插塞522或者垂直导电结构422和导电插塞522的组合。在工艺中的这个时刻，可以去除焊盘层302。
图6和7示出了在形成注入丝网层602、水平取向的掺杂区域622和漏极区624之后的工件。图6包括用于高侧功率晶体管12的部分晶体管结构，图7包括用于低侧功率晶体管14的部分晶体管结构。注入丝网层602形成在主表面205之上，并且可以包括氧化物、 氮化物或者氧氮化物，以及可以具有大约2纳米到大约90纳米的厚度范围。可以通过热生长技术或者沉积技术来形成注入丝网层602。在如图6和7所示的实施例中，水平取向的掺杂区域622可以形成在形成用于高侧功率晶体管和低侧功率晶体管的晶体管结构的基本上所有区域之上。在功率晶体管内， 水平取向的掺杂区域622可以是形成功率晶体管的漂移区的主要部分。在正常操作状态中，电荷载流子(例如电子)或者电流主要地以水平方向流过水平取向的掺杂区域622。如果集成电路包括控制单元16，则可以形成掩模层(未示出)以保护正在形成控制单元16的电子元件的全部或者部分半导体层。水平取向的掺杂区域622可以具有小于大约IxlO19原子/cm3的掺杂剂浓度和至少大约IxlO16原子/cm3的掺杂剂浓度，在一个实施例中，水平取向的掺杂区域622的深度可以小于大约0. 9微米，以及在另一实施例中可以小于大约0. 5 微米。可以形成并图案化掩模层(未示出)以限定在半导体层206的形成漏极区624的部分之上的开口。在图6中，在半导体层206内形成用于高侧晶体管12的漏极区624。漏极区624包括与水平取向的掺杂区域622相比相对较高的掺杂剂浓度。漏极区624可以具有至少大约IxlO19原子/cm3的掺杂剂浓度，在一个实施例中，漏极区624的深度可以小于大约0. 9微米，以及在另一实施例中可以小于大约0. 5微米。在图7中，低侧晶体管14的漏极区可以包括垂直取向的导电区域542的上部。在一个实施例中，该上部可以对应于图5中的导电插塞522。由此，掩模层可以完全地覆盖正在形成低侧功率晶体管14的晶体管的半导体层206。在另一实施例中(未示出)，开口可以被形成为邻近于如图7所示的垂直取向的导电区域542，以及半导体层206位于开口下的部分可以被掺杂以形成类似于漏极区624的漏极区。在一个实施例中，可以在漏极区624之前形成水平取向的掺杂区域622。在另一实施例中，可以在漏极区624之后形成水平取向的掺杂区域622。图8包括在漏极区624之上形成绝缘部件802之后的图。尽管在图8中未示出， 在邻近于垂直取向的导电区域542地形成用于低侧功率晶体管14的晶体管结构的漏极区时，还在用于低侧晶体管14的垂直取向的导电区域542之上形成绝缘部件802(图7)。绝缘部件802可以帮助减小漏极区和随后形成的导电电极之间的电容耦合，并且提高漏极区 624和随后形成的导电电极之间的击穿电压。绝缘部件802可以包括一个绝缘层或者多个绝缘层。在如图8所示的实施例中，绝缘层812和814连续形成在工件之上，其中绝缘层 812和814具有不同的组分。例如，绝缘层812可以包括氮化物，绝缘层814可以包括氧化物。绝缘层814可以帮助减小电容耦合，绝缘层812可以是形成漏极接触期间的蚀刻停止。 绝缘层812的厚度范围可以为大约20纳米到大约90纳米，绝缘层814的厚度范围可以为大约50纳米到大约500纳米。可以在绝缘层814之上形成掩模层(未示出)并且图案化绝缘层814，以包括配置在已经形成了晶体管结构的漏极区的部分之上的掩模特征。可以蚀刻绝缘层814以提供锥形轮廓，以及可以利用或者不利用锥形轮廓蚀刻绝缘层812。可以在蚀刻绝缘层814之后和在蚀刻绝缘层812之前或者之后去除掩模层。在其他实施例中，可以利用各种技术形成绝缘层814的锥形边缘。在一个实施例中，在沉积期间或者在各沉积之间可以改变绝缘层814的组分。例如，绝缘层814可以包括具有不同组分的多个绝缘膜。在另一实施例中，在后面部分的沉积期间可以以增加的浓度并入例如磷的掺杂剂。在还一实施例中，即使在绝缘层814的整个厚度上组分是基本上相同的，也可以通过改变沉积参数(例如射频功率、压力等等)来改变绝缘层814内的应力。 在另一实施例中，可以使用上述的组合。对于绝缘层814的特定蚀刻技术可以包括各向同性地蚀刻绝缘层814 ；交替蚀刻绝缘层814的一部分和蚀刻上层掩模特征的侧壁边缘，蚀刻绝缘材料的另一部分和蚀刻更多上层掩模特征的侧壁边缘等等；利用差别的组分(掺杂的氧化物蚀刻比未掺杂的氧化物蚀刻更快)；或其任意组合。在图9中，导电层902沉积在绝缘部件802之上并且被图案化，以在将随后产生至用于高侧功率晶体管12的晶体管结构的漏极区624的漏极接触结构的位置处形成开口 (例如开口 904)。导电层902包括导电材料或者可以例如通过掺杂变为导电。更具体地， 导电层902可以包括掺杂的半导体材料(例如，重掺杂的非晶硅、多晶硅等等)，含金属的材料(难熔金属、难熔金属氮化物、难熔金属硅化物等等)，或其任意组合。导电层902的厚度范围为大约0. 05微米至大约0. 5微米。在一个具体实施例中，导电层902将被用于形成导电电极。图10包括形成在漏极区拟4和部分水平取向的掺杂区域622之上的绝缘部件 1002。可以通过形成一个或多个图案化的绝缘层来形成绝缘部件1002。在如图10所示的实施例中，绝缘层1012和绝缘层1014沉积在导电层902上方。绝缘层1012和1014可以包括氧化物、氮化物、或者任何氧氮化物，以及在一个具体实施例中，它们具有彼此不同的组分。例如，绝缘层1012可以包括氧化物，绝缘层1014可以包括氮化物。绝缘层1012的厚度范围为大约0. 2微米至大约2. 0微米，绝缘层1014的厚度范围为大约20纳米至大约 900纳米。在绝缘层1014之上形成掩模层(未示出)并且图案化绝缘层1014，以形成配置在绝缘层1014的形成绝缘部件1002的位置之上的掩模特征。图案化部分导电层902和绝缘层1012和1014，并且去除掩模特征。导电层902的图案化形成了用于高侧功率晶体管12 和低侧功率晶体管14的分离的导电电极1032。用于高侧功率晶体管12的导电电极1032将电连接至随后形成的高侧功率晶体管12的源极区，用于低侧功率晶体管14的导电电极 1032(图10中未示出)将电连接至随后形成的低侧功率晶体管14的源极区。沿着绝缘层1012和1014和导电电极1032的侧壁形成绝缘间隔物1022。在一个具体实施例中，绝缘间隔物1022包括氮化物，并且通过沉积氮化物层至大约20至90纳米的厚度范围并且各向异性地蚀刻氮化物层以形成绝缘间隔物1022，由此来形成绝缘间隔物 1022。开口 1042被配置半导体层206的将形成源极和沟道区的部分之上。图11包括形成在开1042内的牺牲部件1122和牺牲间隔物1102。牺牲间隔物 1102的宽度对应于将被至少部分地形成在水平取向的掺杂区域622内的掺杂区域的宽度。 稍后将在本说明书中描述随后形成的掺杂区域的重要性。在牺牲间隔物1102的基部处测量的牺牲间隔物1102的宽度(以下简称"间隔物宽度")可以至少为水平取向的掺杂区域622的深度的大约0. 11倍。间隔物宽度可以不大于水平取向的掺杂区域622的深度的大约5倍。在一个实施例中，间隔物宽度的范围可以为水平取向的掺杂区域622的深度的大约0. 3至大约2倍。在另一实施例中，间隔物宽度至少为大约0. 05微米，在还一实施例中，间隔物宽度不大于大约0. 3微米。牺牲部件1122被配置在开口 1042靠近水平取向的掺杂区域622的部分处。牺牲部件1122具有足以在去除牺牲间隔物1102之后执行掺杂时基本上防止掺杂下层区域的厚度。在一个实施例中，牺牲部件1122的厚度至少为大约100纳米。在另一实施例中，牺牲部件1122可以填充开口 1042深度的大约百分之10至70。随着选择性地去除牺牲间隔物 1102，牺牲部件1122不覆盖牺牲间隔物1102的全部顶部。牺牲间隔物1102具有与绝缘层1014、绝缘部件1002的绝缘间隔物1022和牺牲部件1122相比不同的材料。牺牲部件1122具有与绝缘部件1002的绝缘间隔物1022和绝缘层1014相比不同的材料。在一个具体实施例中，绝缘层1014和绝缘间隔物1022包括氮化物，绝缘间隔物 1022包括无定形或者多晶硅，以及牺牲部件1122包括有机抗蚀剂材料。如先前讨论的，通过沉积包括无定形或者多晶硅的层至相应于间隔物宽度的厚度并且各向异性地蚀刻该层， 从而形成了绝缘间隔物1022。可以通过覆盖工件之上和开口 1042内的有机抗蚀剂材料来形成牺牲部件1122。可以回蚀刻有机抗蚀剂材料，留下牺牲部件1122。在一个具体实施例中，可以利用对绝缘层1014、绝缘间隔物1022、或者牺牲部件1122的检测设置的终点检测来蚀刻有机抗蚀剂材料。因此可以使用定时蚀刻来实现期望厚度的牺牲部件1122。在另一实施例中，可以改变牺牲部件1122或者牺牲间隔物1102的组分。例如，牺牲部件1122或者牺牲间隔物1102可以包括含金属的材料。例如，牺牲部件1122或者牺牲间隔物1102可以包括钨。在还一实施例中，牺牲部件1122可以包括氧化物。例如，与由正硅酸乙酯制成的热氧化物或者致密的氧化物相比，重掺杂的非致密的沉积氧化物具有较高的蚀刻率。如果需要或者期望，可以回流牺牲部件1122。可以执行回流以减少来自牺牲部件 1122的配置在部分牺牲间隔物1102之上的部分的注入遮挡的可能性。图12包括在形成掺杂区域1222的掺杂动作期间的工件图。掺杂动作可以被执行为注入。在一个实施例中，离子(如箭头1202所示)以基本上0°的倾斜角注入(即，基本上垂直于半导体层206的主表面20 被导向工件的暴露表面。在另一实施例中，可以使用其它角度，以及在各注入部分期间或者在该各注入部分之间可以旋转工件，以减小由绝缘部件所引起的遮挡的影响。如果考虑沟道，则可以利用大约7°的倾斜角来执行注入。可以在4个部分期间执行注入，其中在每个部分之间所述工件被旋转大约90°。掺杂区域1222的掺杂剂浓度大于 水平取向的掺杂区域622的掺杂剂浓度。在一个实施例中，掺杂区域1222的掺杂剂浓度不大于水平取向的掺杂区域622的掺杂剂浓度的大约9倍。在一个具体实施例中，掺杂区域1222的掺杂剂浓度的范围为水平取向的掺杂区域622的掺杂剂浓度的大约2至大约5倍。在另一具体实施例中，当使用注入时，剂量的范围可以为大约2xl012离子/cm2至大约2xl013离子/cm2。掺杂区域1222的深度可以不必具有特定的限制。在一个实施例中，掺杂区域1222 的深度可以比水平取向的掺杂区域622深不大于大约0. 2微米。如果掺杂区域1222更深， 则它们可能干扰随后形成的深注入区域。如果不形成深注入区域，则掺杂区域1222可以更深。在另一实施例中，掺杂区域1222可以具有与流过高侧功率晶体管和低侧功率晶体管12 和14的晶体管结构的主电流相对应的深度。在正常操作期间，如果流过沟道区的电子主要位于沟道区的漏极侧处的主表面的0. 05微米以内，则掺杂区域1222的深度可以为大约 0.05微米深。另一实施例中，掺杂区域1222的深度的范围可以为水平取向的掺杂区域622 的深度的大约0. 5至大约2倍。在还一实施例中，掺杂区域1222的深度的范围可以为牺牲间隔物1102的宽度的大约0. 5至大约2倍。注入能量可以基于所选择的掺杂剂核素而变化。例如，当注入核素为P+(磷离子) 时，能量范围可以为大约40keV至大约150keV，而当注入核素为As+，能量范围可以为大约 IOOkeV至大约350keV。如果高侧功率晶体管和低侧功率晶体管为P沟道晶体管(而不是 N沟道晶体管)，则当注入核素为B+，能量范围可以为大约15keV至大约50keV，而当注入核素为BF2+,能量范围可以为大约50keV至大约180keV。在形成掺杂区域1222之后，可以去除牺牲部件1122。掺杂区域1222的宽度可以是上述关于牺牲间隔物1102的间隔物宽度描述的任何宽度尺寸。图13包括在形成另一组绝缘间隔物之后的图。绝缘间隔物覆盖掺杂区域1222，以使得它们在随后执行沟道注入时不会被反掺杂。由此，绝缘间隔物可以具有上述关于牺牲间隔物1102的间隔物宽度描述的任何宽度尺寸。在一个具体实施例中，绝缘间隔物的深度的范围可以为掺杂区域1222的宽度的大约0. 8至大约1. 2倍。绝缘部件1302基本上与绝缘部件1002相同，增加了绝缘间隔物。为了简化图13，绝缘间隔物1022和绝缘间隔物的另一组的组合被示出为绝缘间隔物1304。绝缘间隔物1304可以包括与注入丝网层602不同的材料。在一个具体实施例中，绝缘间隔物1304可以包括氮化物。在形成绝缘部件之后， 绝缘部件1302限定了开口 1306。图14包括形成开口 1306下的深体掺杂区1404和沟道区1402。沟道区1402被形成为邻近于半导体层206的主表面205，而深体掺杂区1404远离主表面205。与漏极区 624和沟道区1402之间的雪崩击穿相反，深体掺杂区1404可以在漏极区624和深体掺杂区 1404之间的雪崩击穿期间提供可供选择的通道。由此，如果出现涉及漏极区624的雪崩击穿，则电流优先于沟道区1402流过深体掺杂区1404。因此，如果出现雪崩击穿，很小概率会永久地改变沟道区1402。深体掺杂区1404的深度和浓度可以与沟道区1402的深度和浓度相关。
如果深体掺杂区1404的深度浅，则雪崩击穿期间流动的电流可以包括沟道区 1402的一部分。更具体地，如果深体掺杂区1404最大深度很深，将出现漏极区6 和沟道区1402之间的雪崩击穿，由此，深体掺杂区1404将无法有效地保护沟道区1402。在一个实施例中，深体掺杂区1404的峰值浓度比沟道区1402的峰值浓度深至少大约0. 1微米，以及在另一实施例中，深体掺杂区1404的峰值浓度比沟道区1402的峰值浓度深不大于大约0. 9 微米。在另一实施例中，深体掺杂区1404的峰值浓度的范围为主表面205以下大约0. 6微米至大约1. 1微米。在一个实施例中，深体掺杂区1404具有与沟道区1402相比更大的掺杂剂浓度。在一个具体实施例中，深体掺杂区1404的峰值浓度的范围可以为沟道区1402的峰值掺杂剂浓度的大约2至大约10倍。深体掺杂区1404的宽度可以比绝缘部件1302之间的开口 1306的宽度更宽。深体掺杂区1404可以通过注入形成，其可以以投射范围(Rp)和散布(ARp)来表征。在注入期间，ARp可用于近似掺杂剂在半导体层206内的横向侵蚀。由此，深体掺杂区1404的重要部分被配置在掺杂区域1222下。可以利用一个注入或者注入的组合来形成深体掺杂区1404。深体掺杂区1404可以接触埋置绝缘层204或者可以不接触埋置绝缘层204。随着深体掺杂区1404的深度的增加，雪崩击穿期间的电流可以遍布更大的面积。在一个具体实施例中，深体掺杂区1404可以与埋置绝缘层204间隔开以减少与埋置导电区域202的电容耦合。在另一实施例中，深体掺杂区1404可以与埋置绝缘层204接触，以便抑制寄生的场效应晶体管，其中栅极电介质包括埋置绝缘层204。对于一个注入或者对于具有最低Rp的(注入组合的)注入，剂量的范围可以为大约切1013离子/cm2至大约切1014离子/cm2。可以通过剂量范围为大约切1012离子/cm2至大约^dO13Cm2可以选择能量以实现范围为大约0. 05微米至大约0. 3微米的Rp。深体掺杂区1404可以在沟道区1402之前或之后形成。在一个具体实施例中，形成深体掺杂区1404，并且去除在开口 1306内暴露的部分注入丝网层602。可以在形成沟道区1402之前形成另一注入丝网层(未示出)。该另一个注入丝网层可以是氧化物或者氮化物。该另一个注入丝网层可以比注入丝网层602更薄。在一个具体实施例中，另一个注入丝网层热生长至范围为大约11纳米至大约50纳米的厚度。可以通过另一个丝网注入层注入用于沟道区1402的离子。图15包括在形成栅极电介质层1502、栅电极1522、沿着栅电极1522的暴露表面的绝缘层1524、源极扩展区1542和体区域1562之后的工件图。如果存在的话，通过蚀刻去除注入丝网层602和其他注入丝网层(多个)的暴露部分，以及在沿着开口 1306底部的暴露表面之上形成栅极电介质层1502。在一个具体实施例中，栅极电介质层1502包括氧化物、氮化物、氧氮化物或其任意组合，并且厚度范围为大约5纳米至大约100纳米。栅电极1522被配置在栅极电介质层1502之上。可以通过沉积导电沉积的材料层来形成栅电极 1522，或者可以随后使其导电。材料层可以包括含金属的或者含半导体的材料。在一个实施例中，所述层被沉积至大约0. 1微米至大约0. 5微米的厚度。蚀刻材料层以形成栅电极 1522。在所示的实施例中，在不使用掩模的情况下形成栅电极1522并且具有侧壁间隔物的形状。
绝缘层1524可以从栅电极1522热生长或者可以沉积在工件的上方。绝缘层1524 的厚度范围可以为大约10纳米至大约30纳米。源极扩展区1542的掺杂剂浓度可以高于大约5xl017原子/cm3和小于大约5xl019原子/cm3。体区域1562可以使得沟道区1402和深体掺杂区1404电气地连接，并且与不具有体区域1562相比，体区域1562可以减小沟道区1402和深体掺杂区1404之间的具有更大的电阻性区域的可能性。体区域1562还可以减小晶体管结构的源极和漏极之间的击穿的可能性。体区域1562具有与沟道区1402和深体掺杂区1404相同的导电类型，并且具有至少大约IxlO18原子/cm3的峰值掺杂剂浓度。图16示出了图15中的工件的各特征之间的位置关系。距离1582对应于栅电极 1522和导电电极1032之间的距离，宽度1584对应于掺杂区域1222的宽度。如图16的实施例所示，掺杂区域1222的右边缘可以横向地延伸到绝缘间隔物1304和导电电极1032之间的分界面下的位置。在可选实施例中，掺杂区域1222的右边缘可以横向地延伸到导电电极1032下的位置。在一个具体实施例中，掺杂区域1222的右边缘的横向延伸不位于绝缘层812和814下。掺杂区域1222的左边缘可以横向地延伸到沟道区1402内的位置。宽度 1584可以达到距离1582的大约1.5倍，在一个具体实施例中，宽度1584可以达到距离1582 的大约1. 2倍。宽度1584没有已知的下限。在一个实施例中，宽度1584可以至少为距离 1582的大约0.2倍数，在另一实施例中，宽度1584可以为距离1582的至少大约0. 4倍。图17包括绝缘间隔物1602和重掺杂源区1642。图18包括图17的 一部分的放大图，用于更好地示出工件的各特征之间的位置关系。形成绝缘间隔物1602以覆盖部分源极扩展区1542。可以通过沉积绝缘层和各向异性地蚀刻所述绝缘层来形成绝缘间隔物 1602。绝缘间隔物1602可以包括氧化物、氮化物、氧氮化物或其任意组合，并且在绝缘间隔物1602基部处的宽度范围为大约50纳米到大约200纳米。重掺杂源区1642允许随后制造欧姆接触并且具有至少大约IxlO19原子/cm3的掺杂剂浓度。可以使用离子注入形成重掺杂源区1642。重掺杂源区1642具有与沟道区1402相比相反的导电类型以及具有与漏极区624和埋置导电区域202相同的导电类型。图19包括间隔物1702、开口 1704和重掺杂体接触区1722。图20包括图19的一部分的放大图，用于更好地示出工件的各特征之间的位置关系。与图17相比，图19和20 没有示出图17中心附近的垂直取向的导电区域542。在一个实施例中，垂直取向的导电区域542的位置可以彼此偏移以允许晶体管的更紧凑的布局。例如，接触图19和20中部附近的重掺杂源区1642的相应的垂直取向的导电区域542可以被安置为进一步向后而并非位于沿着图19和20的平面。在另一实施例中，高侧晶体管结构的重掺杂源区1642可以具有一个重掺杂源区的形式，以及低侧晶体管结构的重掺杂源区1642 (图19和20中未示出) 可以具有不同的重掺杂单个源区的形式。由此，垂直取向的导电区域542不需要贯穿重掺杂源区1642的位于相同晶体管结构的相应栅电极1522之间的每个部分。在图19和20中，间隔物1702被形成为限定将形成重掺杂体接触区1722的部分。 可以通过沉积绝缘层和各向异性地蚀刻所述绝缘层来形成间隔物1702。间隔物1702可以包括氧化物、氮化物、氧氮化物或其组合。在一个具体实施例中，间隔物1702可以是在形成重掺杂体接触区之后被去除的牺牲间隔物。由此，间隔物1702不必是绝缘材料。开口 1704 部分地由彼此面对的间隔物1702的各侧面限定。沿着开口 1704的底部，蚀刻部分栅极电介质层1502和重掺杂源区1642。随后沿着开口 1704的底部形成重掺杂体接触区1722。重掺杂的体掺杂区域1722具有与沟道区 1402和深体掺杂区1404相同的导电类型，并且具有至少大约IxlO19原子/cm3的掺杂剂浓度以允许随后形成欧姆接触。 体区域1562和重掺杂体接触区1722有助于保证制造与垂直取向的导电区域542 的良好的电接触(当垂直取向的导电区域542包括含金属的材料时)并且有助于随后形成的金属硅化物区域。在另一实施例中，可以形成体区域1562，以及不形成重掺杂体接触区 1722。在另一实施例中，形成重掺杂体接触区1722，不形成体区域1562。在阅读本说明书之后，本领域技术人员将能确定他们需要或者期望的电气性能并且确定是否应当实现体区域1562、重掺杂体接触区1722、或者体区域1562和重掺杂体接触区1722的组合。图21包括导电部件1822和1824。在一个实施例中，间隔物1702的一部件或者全部被去除以暴露更多的重掺杂源区1642。导电部件1822被形成在栅电极1522之上并且允许更好的接触和更低的电阻。导电部件1824将重掺杂源区1642、重掺杂体接触区1722和垂直取向的导电区域542(如果存在的话)彼此电气地连接。在一个具体实施例中，难熔金属(例如Ti、Ta、W、Co、Pt等等)可以被沉积在工件的上方并且选择性地与暴露的硅(例如基本上单晶或者多晶硅)反应以形成金属硅化物。难熔金属位于绝缘材料之上的未反应部分被去除，由此保留导电部件1822和1824。在工艺的这一时刻，形成了用于高侧功率晶体管和低侧功率晶体管12和14的晶体管结构。图22和23包括在形成第一层级互连之后高侧功率晶体管12 (图22)和低侧功率晶体管内的晶体管结构图。形成层间电介质(ILD)层1902并且可以包括氧化物、氮化物、 氧氮化物或其任意组合。ILD层1902可以包括具有基本上恒定的或者改变的组分(例如远离半导体层206的高磷成分)的一个膜或者可以包括多个离散的膜。蚀刻停止膜、抗反射膜或者组合可以在ILD层1902内或者在ILD层1902之上被用于辅助工艺。ILD层1902 可以被平坦化以提高后续处理操作(例如光刻技术、随后的抛光等等)期间的工艺裕度。
在如图22和23所示的实施例中，ILD层1902被图案化以限定接触开口，以及在接触开口内形成导电插塞1922、1924、1926、1928、1932、1934和1938。导电插塞1922和1932 分别接触高侧晶体管和低侧晶体管内的导电电极1032。导电插塞1924和1934接触与重掺杂源区1642和重掺杂体接触区1722接触的导电部件1824。导电插塞1924和1934分别位于高侧晶体管和低侧晶体管之内。导电插塞1926接触高侧晶体管12内的漏极区624。注意，没有导电插塞接触低侧晶体管14内的漏极区624。导电插塞1928和1938分别接触配置在高侧晶体管和低侧晶体管内的栅电极1522之上的导电部件1822。 形成多个其他导电插塞，以及上述其他导电插塞将在其他视图中可见。尽管在图22和23中未示出，基本上高侧晶体管12内的所有导电电极1032被电连接到导电插塞 1922，以及基本上低侧晶体管14内的所有导电电极1032被电连接到导电插塞1932。基本上高侧晶体管12内的所有导电部件1824被电连接导电插塞1924或者垂直取向的导电区域542，以及基本上低侧晶体管14内的所有导电部件1824被电连接到导电插塞1934。基本上高侧晶体管12内的所有导电部件1822被电连接导电插塞1928，以及基本上低侧晶体管14内的所有导电部件1822被电连接到导电插塞1938。由此，基本上高侧晶体管12内的所有栅电极1522被电连接到导电插塞1928，以及基本上低侧晶体管14内的所有栅电极 1522被电连接到导电插塞1938。基本上高侧晶体管12内的所有漏极区624被电连接导电插塞1926，以及基本上低侧晶体管14内的所有水平取向的掺杂区域622被电连接到垂直取向的导电区域讨2。形成另一层间电介质(ILD)层2002并且可以包括氧化物、氮化物、氧氮化物或其任意组合。ILD层2002可以包括关于如上ILD层1902所描述的任何组分。ILD层2002可以具有与ILD层1902相比基本上相同或者不同的组分。图案化ILD层2002以限定接触开形成至少部分地在ILD层2002内的接触开口内延伸的互连2022、2026、2032和 2038。互连2022电气地连接高侧晶体管12内的导电电极1032和导电部件1拟4。互连 2032电气地连接低侧晶体管14内的导电部件1824、导电电极1032和Vs端子(图1)。互连20 (如图22所示的其中一个)电气地连接高侧晶体管12内的漏极区6 和Vd端子 (图1)。互连2038(如图23所示的其中一个)电气地连接低侧晶体管14内的栅电极和控制单元16(图1)。尽管未示出，其他互连电气地连接高侧晶体管12内的栅电极1522和控制单元16。尽管未示出，如果需要或者期望，可以使用额外的或者更少的层或者特征来形成电子器件。没有示出场隔离区，但是场隔离区可以被用于帮助电气地隔离部分高侧功率晶体管与低侧功率晶体管。在另一实施例中，可以使用更多的绝缘和互连层级。可以在工件之上形成钝化层或者可以在互连层级内形成钝化层。在阅读本说明书之后，本领域技术人员将能确定用于其特定应用的层和特征。电子器件可以包括多个与如图22和23所示的晶体管结构基本上相同的其他晶体管结构。图22中的晶体管结构可以彼此并联连接以形成高侧功率晶体管12，以及图23中的晶体管结构可以彼此并联连接以形成低侧功率晶体管14。上述配置可以给出足够的电子器件有效沟道宽度，其能够承受在电子器件正常操作期间使用的相对大的电流。在一个具体实施例中，每个功率晶体管可以被设计为具有大约30V的最大源漏电压差，以及具有大约20V的最大源栅电压差。在正常操作期间，源漏电压不大于大约20V，以及源栅电压差不大于大约9V。在还一实施例中，可以使用一个或多个双极晶体管代替场效应晶体管。在该实施例中，载流电极可以包括发射极区和集电极区以代替源极区和漏极区，以及控制电极可以包括基极区代替栅电极。高侧双极晶体管的发射极可以电连接到低侧双极晶体管的集电极。如果使用埋置集电极，则埋置集电极可以被图案化以允许制造到埋置导电区域202的恰当的隔离连接。如此处描述的实施例可以包括具有小于大约IxlO19原子/cm3的峰值掺杂剂浓度的区域。如果需要或者期望具有含金属材料的欧姆接触，则可以局部地掺杂一部分上述掺杂区域以具有至少大约IxlO19原子/cm3的峰值掺杂剂浓度。在非限制实例中，埋置导电区域202可以具有小于大约IxlO19原子/cm3的峰值掺杂剂浓度。如果垂直导电结构422包括W或者WSi，则附近垂直导电结构422的部分埋置导电区域202可以被注入以局部地增加峰值掺杂剂浓度为至少大约IxlO19原子/cm3，从而帮助形成埋置导电区域202和垂直导电结构422之间的欧姆接触。在其他实施例中，导电类型可以相反。如此处描述的，示出了 N 沟道晶体管结构。在可选实施例中，可以形成P沟道晶体管结构。与没有包括埋置绝缘层204并且依赖于将在埋置导电区域202和半导体层206之间形成的PN结的晶体管结构相比，埋置绝缘层204可用于减小不期望的寄生效应。具体来说，埋置绝缘层204可以提供更好的隔离并且可以允许改变半导体206的掺杂浓度而不必顾虑结击穿。随着晶体管结构被制造得更小，半导体层206的掺杂剂浓度可能增加。进一步的，来自深体掺杂区1404的掺杂剂可以延伸到半导体层206的与主表面205相反的表面或者延伸到其附近。由于通过埋置绝缘层204的存在消除了半导体层206底部处的结击穿， 无论是否来自背景掺杂浓度或者深体掺杂区1404，埋置绝缘层204的存在都可以允许半导体层206内的更高的掺杂浓度。除了更多的设计自由之外，当形成半导体层206和该层内的掺杂区域时，埋置绝缘层204可以减小工艺复杂性。 多个不同的方面和实施例都是可能的。以下将描述那些方面和实施例中的一部分。在阅读本说明书之后，本领域技术人员将理解那些方面和实施例仅仅是说明性的并且并不意在限制本发明的保护范围。在第一方面，一种电子器件可以包括埋置导电区域，所述埋置导电区域之上的埋置绝缘层；配置在所述埋置绝缘层之上的半导体层，其中所述半导体层具有主表面和相反表面，以及所述埋置导电区域被配置为与所述主表面相比更接近于所述相反表面。所述电子器件还可以包括第一晶体管的第一载流电极，其中所述第一载流电极沿着所述主表面配置并且与所述埋置导电层间隔开。所述电子器件可以进一步包括第一垂直导电结构，贯穿所述埋置绝缘层，其中所述第一垂直导电结构电连接到所述第一载流电极和所述埋置导电区域。在第一方面的一个实施例中，所述电子器件进一步包括配置在所述第一垂直导电结构和所述半导体层之间的绝缘衬里。在另一个实施例中，所述第一垂直导电结构延伸进入所述埋置导电区域中至少大约0. 2微米。在另一个实施例中，所述第一垂直导电结构限定了邻近于所述埋置绝缘层的空隙，其中基本上全部所述空隙被配置在与所述主表面的高度间隔开的高度处。在第一方面的另一个实施例中，所述埋置导电区域具有第一位置处的第一掺杂剂浓度和第二位置处的第二掺杂剂浓度；与所述第二位置相比所述埋置绝缘层更接近于所述第一位置；以及所述第一掺杂剂浓度小于所述第二掺杂剂浓度。在一个具体实施例中，所述埋置导电区域具有第三位置处的第三掺杂剂浓度，其中所述埋置绝缘层与所述第一和第二位置相比更接近于所述第三位置；以及其中所述第三掺杂剂浓度大于所述第一掺杂剂浓度且小于所述第二掺杂剂浓度。在更具体的实施例中，所述埋置导电区域是N型掺杂的。在第一方面的另一个实施例中，第一载流电极是漏极区。在另一实施例中，所述电子器件进一步包括第二晶体管的第二载流电极，其中所述第二载流电极沿着所述主表面配置并且与所述埋置导电层间隔开；以及第二垂直导电结构，贯穿所述埋置绝缘层，其中所述第二垂直导电结构电连接到所述第二载流电极和所述埋置导电区域。在一个具体实施例中，所述第一载流电极是所述第一晶体管的漏极区，以及所述第二载流电极是所述第二晶体管的源极区。在另一个具体实施例中，所述第一和第二晶体管都是N沟道功率晶体管或者都是P沟道功率晶体管。在另一个具体实施例中，所述第一晶体管是功率开关电路的低侧晶体管，以及所述第二晶体管是所述功率开关电路的高侧晶体管。在另一个具体实施例中，所述第一晶体管包括第一控制电极，所述第二晶体管包括第二控制电极。所述电子器件进一步包括耦合到所述第一控制电极的第一控制端子，以及耦合到所述第二控制电极的第二控制端子。在第二方面，一种形成电子器件的方法可以包括提供衬底，所述衬底包括配置在埋置绝缘层之上的半导体层，所述埋置绝缘层位于埋置导电区域之上，其中所述半导体层具有主表面和相反表面，以及所述埋置导电区域被配置为与所述主表面相比更接近于所述相反表面。所述方法还包括形成第一掺杂区域，所述第一掺杂区域位于所述半导体层内并且沿着所述第一半导体层的所述主表面，其中所述第一掺杂区域是第一晶体管的第一载流电极的一部分。所述方法还可以包括形成第一垂直导电结构，其延伸通过所述埋置绝缘层和所述半导体层的至少一部分，其中在完成的器件中，所述埋置导电区域、所述第一垂直导电结构和所述第一掺杂区域彼此电连接。在第二方面的一个实施例中，所述方法进一步包括形成贯穿所述第一半导体层和所述埋置绝缘层的沟槽。在一个具体实施例中，形成所述第一垂直导电结构包括在所述沟槽内沉积导电材料。在另一具体实施例中，所述方法进一步包括在沉积所述导电材料之前沿着所述沟槽的壁热氧化所述半导体层的一部分。在一个更具体的实施例中，所述方法进一步包括延伸所述沟槽至所述埋置导电区域中的至少0. 2微米的深度，其中在热氧化所述半导体层的一部分之后以及在沉积用于导电材料之前执行延伸所述沟槽。在第二方面的另一个实施例中，所述方法进一步包括形成第二掺杂区域，所述第二掺杂区域位于所述半导体层内并且沿着所述第二半导体层的所述主表面，其中所述第二掺杂区域是第二晶体管的第二载流电极的一部分。所述方法进一步包括形成第二垂直导电结构，其延伸通过所述埋置绝缘层和所述半导体层的至少一部分，其中在完成的器件中，所述埋置导电区域、所述第二垂直导电结构和所述第二掺杂区域彼此电连接。在一个具体实施例中，形成所述第二掺杂区域是在形成所述第二垂直导电结构之后进行的，形成所述第一导电结构和形成所述第二导电结构是在基本上相同的时间段内进行的，以及形成所述第一导电结构是在形成所述第一掺杂区域之前进行的。注意，并不是所有上述概述或者实例中的行为都是必须的，一部分具体行为可能不是必须的，而且可以执行除了描述的那些行为之外一个或多个进一步的行为。更进一步， 列出行为的顺序不一定是执行所述行为的顺序。为了清晰，在单独的实施例的上下文中描述的某些特征也可以组合地出现在一个实施例。相反地，为了简明，在一个实施例的上下文中描述的各种特征也可以独立地出现或者以任何子组合的方式出现。进一步，以范围陈述的参考值包括该范围内的每一个值。如上所述，已经参考具体实施例描述了益处、其他优点和问题的解决方案。然而， 不应当将该益处、优点、问题的解决方案和可能使得任何益处、优点或解决方案出现或变得更好的任何组成部分(多个组成部分)理解为所有或任何权利要求的不可或缺的、需要的、 或本质的特征或组成部分。此处描述的实施例的说明和插图意图是提供各种实施例的结构的总体的理解。说明书和附图不意图用作使用此处描述的结构或者方法的装置和系统的所有特征和元素穷举和全盘的说明。单独的实施例也可以组合在一个实施例中，相反地，为了简明，在一个实施例的上下文中描述的各种特征也可以单独地出现或以任何子组合的形式出现。进一步， 以范围陈述的参考值包括该范围内的每一个值。仅在阅读本说明书之后，多个其他实施例可以对本领域技术人员是显而易见的。可以使用其他实施例和从本公开获得其他实施例，由此使得在不背离本公开 的保护范围的情况下可以作出结构上的替换、逻辑的替换或者其它改变。因此，本公开将被认为是说明性的而不是限制的。
权利要求
1.一种电子器件，包括 埋置导电区域；所述埋置导电区域之上的埋置绝缘层；配置在所述埋置绝缘层之上的半导体层，其中所述半导体层具有主表面和相反表面， 以及所述埋置导电区域被配置为与所述主表面相比更接近于所述相反表面；第一晶体管的第一载流电极，其中所述第一载流电极沿着所述主表面配置并且与所述埋置导电层间隔开；以及第一垂直导电结构，贯穿所述埋置绝缘层，其中所述第一垂直导电结构电连接到所述第一载流电极和所述埋置导电区域。
2.如权利要求1所述的电子器件，进一步包括配置在所述第一垂直导电结构和所述半导体层之间的绝缘衬里。
3.如权利要求1所述的电子器件，其中所述第一垂直导电结构限定了邻近于所述埋置绝缘层的空隙，其中基本上全部所述空隙被配置在与所述主表面的高度间隔开的高度处。
4.如权利要求1所述的电子器件，其中所述埋置导电区域具有第一位置处的第一掺杂剂浓度和第二位置处的第二掺杂剂浓度；与所述第二位置相比所述埋置绝缘层更接近于所述第一位置；以及所述第一掺杂剂浓度小于所述第二掺杂剂浓度。
5.如权利要求4所述的电子器件，其中所述埋置导电区域具有第三位置处的第三掺杂剂浓度，其中所述埋置绝缘层与所述第一和第二位置相比更接近于所述第三位置；以及所述第三掺杂剂浓度大于所述第一掺杂剂浓度且小于所述第二掺杂剂浓度。
6.如权利要求1所述的电子器件，进一步包括第二晶体管的第二载流电极，其中所述第二载流电极沿着所述主表面配置并且与所述埋置导电层间隔开；以及第二垂直导电结构，贯穿所述埋置绝缘层，其中所述第二垂直导电结构电连接到所述第二载流电极和所述埋置导电区域。
7.如权利要求6所述的电子器件，其中所述第一载流电极是所述第一晶体管的漏极区，以及所述第二载流电极是所述第二晶体管的源极区。
8.如权利要求6所述的电子器件，其中所述第一和第二晶体管都是N沟道功率晶体管或者都是P沟道功率晶体管。
9.如权利要求6所述的电子器件，其中所述第一晶体管是功率开关电路的低侧晶体管，以及所述第二晶体管是所述功率开关电路的高侧晶体管。
10.如权利要求1所述的电子器件，进一步包括所述第一载流电极包括具有第一导电类型的水平取向的掺杂区域； 所述晶体管的沟道区，其中所述沟道区具有与所述第一导电类型相反的第二导电类型；以及体区域，具有第二导电类型并且配置在所述沟道区下，其中与所述体区域相比，所述沟道区具有更浅的深度并进一步朝所述水平取向的掺杂区域延伸。
11.一种形成电子器件的方法，包括提供衬底，所述衬底包括配置在埋置绝缘层之上的半导体层，所述埋置绝缘层位于埋置导电区域之上，其中所述半导体层具有主表面和相反表面，以及所述埋置导电区域被配置为与所述主表面相比更接近于所述相反表面；形成第一掺杂区域，所述第一掺杂区域位于所述半导体层内并且沿着所述第一半导体层的所述主表面，其中所述第一掺杂区域是第一晶体管的第一载流电极的一部分；以及形成第一垂直导电结构，其延伸通过所述埋置绝缘层和所述半导体层的至少一部分， 其中在完成的器件中，所述埋置导电区域、所述第一垂直导电结构和所述第一掺杂区域彼此电连接。
12.如权利要求11所述的方法，进一步包括形成贯穿所述半导体层和所述埋置绝缘层的沟槽，其中形成所述第一垂直导电结构包括在所述沟槽内沉积导电材料。
13.如权利要求11的方法，进一步包括形成贯穿所述半导体层和所述埋置绝缘层的沟槽；以及在沉积所述导电材料之前沿着所述沟槽的壁热氧化所述半导体层的一部分。
14.如权利要求13所述的方法，进一步包括延伸所述沟槽至所述埋置导电区域中至少 0.2微米的深度，其中在热氧化所述半导体层的一部分之后并且在沉积用于所述第一垂直导电结构的导电材料之前执行延伸所述沟槽。
15.如权利要求11的方法，进一步包括形成第二掺杂区域，所述第二掺杂区域位于所述半导体层内并且沿着所述第二半导体层的所述主表面，其中所述第二掺杂区域是第二晶体管的第二载流电极的一部分；以及形成第二垂直导电结构，其延伸通过所述埋置绝缘层和所述半导体层的至少一部分， 其中在完成的器件中，所述埋置导电区域、所述第二垂直导电结构和所述第二掺杂区域彼此电连接。
16.如权利要求15所述的方法，其中所述第一载流电极是所述第一晶体管的漏极区， 以及所述第二载流电极是所述第二晶体管的源极区。
17.如权利要求11的方法，进一步包括在所述半导体层内形成水平取向的掺杂区域，其中所述水平取向的掺杂区域具有第一导电类型并且是晶体管的漂移区的一部分；在所述水平取向的掺杂区域之上形成绝缘层，其中所述绝缘层被图案化以限定开口 ； 形成所述半导体层内的沟道区，其中所述沟道区具有与所述第一导电类型相反的第二导电类型，以及所述沟道区被形成在所述绝缘层中的所述开口之下； 在形成所述沟道区之后形成位于所述沟道区之上的栅电极； 形成所述半导体层内的体区域，其中 所述体区域具有第二导电类型；所述沟道区被配置在所述体区域和所述水平取向的掺杂区域之间；以及在形成所述栅电极之后形成所述体区域。
全文摘要
本发明涉及含埋置绝缘层和穿过其的垂直导电结构的电子器件及方法。所述电子器件包括埋置导电区域；所述埋置导电区域之上的埋置绝缘层；配置在所述埋置绝缘层之上的半导体层，其中所述半导体层具有主表面和相反表面，以及所述埋置导电区域被配置为与所述主表面相比更接近于所述相反表面。第一晶体管的第一载流电极，其中所述第一载流电极沿着所述主表面配置并且与所述埋置导电层间隔开。所述电子器件还可以包括第一晶体管的第一载流电极，其中所述第一载流电极沿着所述主表面配置并且与所述埋置导电层间隔开。所述电子器件可以进一步包括垂直导电结构，贯穿所述埋置绝缘层，其中所述垂直导电结构电连接到所述载流电极和所述埋置导电区域。
文档编号H01L29/78GK102169898SQ20111003351
公开日2011年8月31日 申请日期2011年1月31日 优先权日2010年2月8日
发明者G·H·罗切尔特, G·M·格里瓦纳, P·J·兹德贝尔 申请人:半导体元件工业有限责任公司