提高RF(射频)器件性能的衬底制造方法与流程

本发明涉及半导体领域，更具体地，涉及提高RF(射频)器件性能的衬底制造方法。

背景技术：

集成芯片形成在包括半导体材料的衬底上。通常，集成芯片形成在包括半导体材料固态层的块体衬底上。最近几年，已经出现作为替代品的绝缘体上硅衬底。绝缘体上硅(SOI)衬底是具有通过绝缘材料层与下面的衬底晶圆分隔开的有源硅薄层的衬底。绝缘材料层电隔离有源硅薄层与衬底晶圆，从而降低在有源硅薄层内形成的器件的漏电。有源硅薄层还提供诸如较快的开关时间和较低的操作电压的其他优势，这些优势已使SOI衬底广泛地用于诸如射频(RF)开关的RF系统的高容量制造。

技术实现要素：

根据本发明的一个方面，提供了一种半导体衬底，包括：第一硅层，第一硅层包括上表面，上表面具有相对于上表面垂直延伸的突起部；隔离层，隔离层布置在上表面上方并且与第一硅层交集于界面处；以及第二硅层，第二硅层布置在隔离层上方。

根据本发明的一个实施例，第一硅层的上表面包括三角形或金字塔形的突起部。

根据本发明的一个实施例，隔离层包括氧化层。

根据本发明的一个实施例，第二硅层包括用于一对相邻的逻辑器件的源极/漏极区。

根据本发明的一个实施例，第二硅层包括在相邻的逻辑器件之间的浅沟槽隔离(STI)区。

根据本发明的一个实施例，隔离层和第一硅层之间的界面具有锯齿状轮廓。

根据本发明的一个实施例，第一硅层的晶格具有多个方向。

根据本发明的一个实施例，隔离层包括：电荷捕获层，布置在上表面上方且被配置成捕获载流子；以及氧化层，布置在电荷捕获层的上表面上方。

根据本发明的另一个方面，提供了一种集成电路，包括：第一硅层，第一硅层包括具有突起部和凹陷部的上表面；电荷捕获层，电荷捕获层布置在上表面上方且被配置成捕获载流子以及布置在第一硅层上方，其中，第一硅层和电荷捕获层之间的界面包括锯齿状轮廓；氧化层，氧化层布置在电荷捕获层的上表面上方；以及第二硅层，第二硅层布置在氧化层上方。

根据本发明的一个实施例，第一硅层具有大于1kΩ/cm的电阻率。

根据本发明的一个实施例，还包括：无源射频(RF)器件，布置在第二硅层上方。

根据本发明的一个实施例，还包括：场效应晶体管(FET)，布置在第二硅层上方。

根据本发明的一个实施例，还包括：金属堆叠件，布置在电连接至FET的第二硅层上方。

根据本发明的又一个方面，提供了一种形成绝缘体上硅(SOI)衬底的方法，包括：提供具有电阻率大于1kΩ/cm的硅衬底；粗糙化硅衬底的顶面，以在顶面内形成突起部和凹陷部区；在突起部和凹陷部区上方形成电荷捕获层，其中，电荷捕获层被配置成捕获载流子；在电荷捕获层上方形成氧化层；以及在氧化层上方形成有源硅层。

根据本发明的一个实施例，粗糙化顶面包括：在顶面上方放置光刻掩模；以及通过适当位置的光刻掩模，实施蚀刻以形成突起部和凹陷部区。

根据本发明的一个实施例，还包括：在有源硅层中形成场效应晶体管(FET)；以及在有源硅层上方形成射频(RF)器件，其中，RF器件与FET横向分隔开。

根据本发明的一个实施例，还包括：在有源硅层中形成逻辑器件和存储器件，其中，逻辑器件与存储器件横向分隔开。

根据本发明的一个实施例，还包括：形成具有在1nm和1μm范围内的晶粒尺寸的电荷捕获层。

根据本发明的一个实施例，还包括：形成未掺杂多晶硅的电荷捕获层。

根据本发明的一个实施例，还包括：形成具有晶格的突起部和凹陷部区，晶格具有随机晶格方向。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。

图1A示出了设置在绝缘体上硅(SOI)衬底上方的集成电路(IC)的一些实施例的截面图，SOI衬底包括多相衬底层和富集电荷捕获层。

图1B示出了包括多相衬底层和富集电荷捕获层的SOI衬底的截面图。

图1C示出了根据本公开的一些实施例的包括多相衬底层的SOI衬底的截面图。

图2示出了形成具有多相衬底层和富集电荷捕获层的SOI衬底的方法的一些实施例的流程图。

图3至图9示出了说明在制造的各种阶段形成IC的方法的截面图的一些实施例以阐述图2的方法。

具体实施方式

下列公开提供了用于实现本公开的不同特征的多种不同实施例或实例。以下将描述组件和布置的特定实例以简化本公开。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或标号。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。

此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、“上面的”等的空间关系术语，以容易的描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。

绝缘体上硅(SOI)衬底通常使用具有高电阻率的处理衬底(handle substrate)。高电阻率(HR)处理衬底的使用使得SOI衬底满足诸如器件对器件隔离、无源组件品质因数(Q-factor)等的应用要求。其还通过CMOS器件尺寸缩小提供了混合集成能力和提高的射频(RF)性能。所有的这些特征使得HR-Si(硅)成为对于移动集成系统而言非常有吸引力的处理衬底。然而，这种高电阻率处理衬底中的掺杂很低，这样使得施加给衬底的偏压能够导致沿着高电阻率处理衬底的顶面构建表面载流子层。该表面载流子层是低电阻层，其根据上面的埋氧层或绝缘层中存在的电荷类型可用作积累层或反转层。施加给上面的器件层(例如，有源硅薄层)内的器件的电压可与积累/反转层相互作用并且形成涡流，这样可引入导致RF信号丢失的器件串扰和/或非线性失真。

为了防止这种非线性失真，SOI衬底可包括被配置成捕获载流子的电荷捕获层，电荷捕获层设置在处理衬底和绝缘层之间。通常在将处理衬底接合至绝缘层或器件层之前，通过将捕获富集(trap-rich)材料沉积到处理衬底上形成电荷捕获层。例如，在将处理晶圆接合至有源硅晶圆之前，通过将多晶硅层沉积到处理晶圆上可形成电荷捕获层。位于晶体缺陷或多晶硅晶界内的捕获中心可抑制涡流并且减少RF信号丢失，从而降低非线性失真和器件串扰。然而，这些减弱的涡流仍可引起RF信号从具有诸如电荷捕获层的SOI衬底反射。

鉴于上述内容，本申请涉及一种通过电荷捕获层来提高电荷捕获的新结构和方法。因为捕获中心位于电荷捕获层的晶界内，所以本公开减小多晶硅层中的晶粒尺寸(例如，单个硅晶体的尺寸)并且相应地增加晶界的数量，这样基本富集了电荷捕获层。富集的电荷捕获层可为表面载流子增强复合，从而降低涡流和由此产生的RF丢失。为此，衬底层或高电阻硅层的上表面被粗糙化以产生多相衬底。粗糙表面或多相表面将使电荷捕获层(例如，未掺杂的多晶硅)在处理衬底上方的不同方向上生长，从而为电荷捕获层产生更小的晶粒尺寸。在一些实施例中，例如，邻近多晶硅捕获层和Si处理衬底之间界面的多晶硅电荷捕获层的晶粒尺寸在1纳米(nm)至10nm的范围内。在一些实施例中，提供了包括具有上表面的第一硅层的半导体衬底，该上表面具有突起部和凹陷部。电荷捕获层布置在上表面上方且被配置成捕获载流子。绝缘层布置在电荷捕获层上方，并且第二硅层布置在绝缘层上方。

有利地，SOI衬底中的第一硅层的粗糙表面增大了电荷捕获层的晶界，并且有利于减少RF信号丢失，从而提高形成在SOI衬底上方的RF电路的性能。

参照图1A，提供了根据本公开的集成电路(IC)100a的一些实施例的截面图。

IC 100a包括SOI衬底102，其被横向划分为第一区102a和第二区102b。SOI衬底102包括处理衬底104，其具有多相上表面。在一些实施例中，处理衬底104可包括高电阻率硅晶圆(即，电阻率大于1kΩ-cm的硅晶圆)。隔离层105布置在处理衬底104上方并且低电阻薄层108位于处理衬底104和隔离层105之间。在一些实施例中，隔离层105包括电荷捕获层106和绝缘层110(例如，热氧化层，诸如SiO₂)，两者以使得SOI衬底102成为TR(捕获富集)衬底的顺序布置。绝缘层110被配置成电隔离处理衬底104和器件层112。在一些实施例中，器件层112包括薄硅层。薄硅层提供了诸如较快的开关时间和较低的操作电压的优势，这些优势已使SOI衬底广泛地用于诸如射频(RF)开关的RF系统的高容量制造。在其他实施例中，器件层112可包括替代的半导体材料(例如，III-V半导体材料、碳化硅、硅锗、锗等)。

电荷捕获层106包括多个晶粒。在一些实施例中，电荷捕获层106包括晶体缺陷(该晶体缺陷包括脱位)(即，晶体晶格内的原子在不适当的位置或未对准的区域)，也被称为晶界。晶界是被配置成捕获载流子的复合中心(例如，来自处理衬底104内的表面载流子)。一旦在复合中心内被捕获，则载流子的寿命会被降低。因此，通过在电荷捕获层106的晶界内捕获载流子，基本降低了沿着处理衬底104的顶面的载流子的积聚，从而降低了导致射频(RF)信号丢失的涡流、串扰或非线性失真。

为了通过富集电荷捕获层106来提高电荷捕获，粗糙化处理衬底104的顶面。为此，在一些实施例中，以导致处理衬底104的原子发生位移的方式蚀刻处理衬底104的顶面104a。位移的原子导致处理衬底104的顶面104a具有粗糙表面，该粗糙表面具有延伸进上面的电荷捕获层106的突起部104b和凹陷部104c。突起部104b和凹陷部104c有利于电荷捕获层106具有较小的晶粒尺寸以及由此产生的邻近顶面104a的更多晶界。因此，大部分表面载流子被捕获在晶界处，并且沿着高电阻率处理衬底104的顶面104a仅积聚了低电阻薄层108。该低电阻层108形成在突起部104b的正下方(因为突起部104b和凹陷部104c上方的几乎所有的载流子已经在晶界处复合)，并且因为低电阻层108太薄，所以沿着该层几乎未形成涡流。在一些实施例中，处理衬底104和电荷捕获层106之间的界面包括一系列的三角形或金字塔形突起部。例如，界面可显示锯齿形剖面。在一些实施例中，突起部可具有在约10nm至约1um的范围内且在一些实施例中为约0.5um的高度h。突起部还可具有在约10nm至约10um的范围内且在一些实施例中为约1um的宽度w。

在一些实施例中，器件层112还包括设置在器件层112内的浅沟槽隔离(STI)区118。器件层112可具有形成在其内和其上方的一个或多个半导体器件。例如，器件层112可包括设置在其上方的诸如电阻器114的无源器件和诸如场效应晶体管(FET)116的局部有源器件。如图1A所示，FET 116设置在SOI衬底102的第一区102a上方，并由STI区118分隔开。每个FET 116包括栅电极120，栅电极120具有设置在其两旁的源极/漏极区122，并且形成在器件层112内。在一些实施例中，栅电极120包括多晶硅或金属。栅电极120还具有沿着栅电极120的相对侧壁设置的两个侧壁间隔件124。在一些实施例中，侧壁间隔件124包括氮化硅。金属通孔126从金属堆叠件128延伸进源极/漏极区122内，并且延伸至栅电极120的顶面。在一些实施例中，金属通孔126和金属堆叠件128可包括例如铜、铝、金、钛或氮化钛。

SOI衬底102的第二区102b还包括可以是传输线或电感器的RF区器件130，和电容器132。FET 116和电阻器114设置在第一介电层134内，第一介电层134设置在器件层112上方。金属堆叠件128、RF区器件130和电容器132设置在第二介电层136内，第二介电层136设置在第一介电层134上方。在一些实施例中，第一介电层134和第二介电层136分别可以是例如氧化物、氮化物或诸如未掺杂硅酸盐玻璃的低k介电层。

有利地，处理衬底104的具有突起部的粗糙化的顶面104a使SOI衬底102成为多相衬底，该多相衬底可富集电荷捕获层106的捕获中心。富集的电荷捕获层106减少了表面载流子和由此产生的涡流，从而减少了RF信号丢失以及增强IC 100a的RF性能。

应该意识到，IC 100a仅为说明RF器件的一个实施例，并且本公开没有排除在SOI衬底102上方形成不同的逻辑和/存储器件。换句话说，应该充分地认为，具有多相/粗糙化的表面的SOI衬底102不限于RF应用。

图1B示出了多相衬底100b的截面图，多相衬底100b包括处理衬底104和富集的电荷捕获层106。图1B是图1A中区137的放大版本。

多相衬底100b包括高电阻率处理衬底104，处理衬底104具有延伸进电荷捕获层106内的突起部104b。在一些实施例中，高电阻率处理衬底104包括硅，其电阻率大于1kΩ-cm。电荷捕获层106具有设置在其上方的绝缘层110，并且绝缘层110具有设置在其上方的器件层112，这样使得区137成为SOI衬底。来自高电阻率处理衬底104和绝缘层110的载流子相互作用以沿着处理衬底104的上区形成低电阻层108。如上讨论，当位于SOI衬底102上方的RF区器件130是有源的时，电荷捕获层106被配置成捕获这些来自低电阻层108的载流子，并且降低涡流。如图1B所示，突起部104b和凹陷部104c使得电荷捕获层106与高电阻率处理衬底104的原子在诸如138a,138b,138c等的不同晶格方向上接合。在不同的晶格方向上接合的必要性会迫使电荷捕获层106的晶粒(单个晶体，例如，多晶硅的硅晶体晶粒)变得更小。在一些实施例中，电荷捕获层106的晶粒尺寸在1nm和1μm的范围内，并且晶粒尺寸随着它们移动远离粗糙的界面而增大。与常规的方式相比，因为晶粒尺寸更小，所以晶界106a的数量更多，从而增加了电荷捕获层106内的捕获中心的数量。

有利地，粗糙化高电阻率衬底晶圆的上表面以及在其上方形成电荷捕获层，可大致减少在绝缘体和衬底晶圆之间形成的载流子的数量，从而降低RF系统中的串扰和信号丢失。

图1C示出了多相衬底100c的截面图，多相衬底100c包括处理衬底104和作为隔离层105的氧化层。在该实施例中，隔离层105仅包括绝缘层110并且因此突起部104b延伸进绝缘层110内。

有利地，处理衬底104的具有突起部的粗糙化顶面104a使得SOI衬底102成为多相衬底。多相衬底为表面载流子提供了复合位置、抑制了涡流、以及减少RF信号丢失，从而降低非线性失真和器件串扰。

图2示出了用于形成具有多相衬底层和富集的电荷捕获层的SOI衬底的方法200的一些实施例的流程图。尽管所公开的方法200在下文中被示出且描述为一系列的动作或事件，但是应该意识到，不应以限制意义的方式解释这些动作或事件的所示顺序。例如，一些动作可以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件以外的其他动作或事件同时发生。此外，不是所有示出的动作可被要求实施本文描述的一个或多个方面或实施例。此外，本文描述的动作中的一个或多个动作可在一个或多个单独动作和/或阶段中进行。

在202中，提供了电阻率大于1kΩ/cm的硅衬底。

在204中，蚀刻衬底的顶面以形成相对于顶面垂直延伸的突起部。

在206中，电荷捕获层形成在顶面上方，其中，电荷捕获层被配置成捕获载流子。

在208中，在电荷捕获层上方形成氧化层。

在210中，在氧化层上方形成有源硅层。

在212中，在有源硅层上方形成场效应晶体管(FET)。

在214中，射频(RF)电路形成在与FET横向分隔开的有源硅层上方。

有利地，蚀刻衬底的顶面减小了晶粒尺寸并且由此增加了形成在衬底上方的电荷捕获层的晶界。更多的晶界/捕获中心富集电荷捕获层并且确保捕获更多的形成在衬底和绝缘层之间的载流子。因此这种新工艺和产生的结构有助于在有源硅层上方形成的RF系统的更好性能。

参照图3至图9，提供了处于制造的各种阶段的截面图的一些实施例的截面图以说明图2的方法。尽管描述了关于方法的图3至图9，但是应该意识到，图3至图9所公开的结构不限于该方法，而是可作为独立于该方法的结构而单独存在。同样地，尽管参照图3至图9描述了该方法，但是应该意识到，该方法不限于图3至图9公开的结构，而是可独立于图3至图9所公开的结构而单独存在。

图3示出了与图2的动作202相对应的半导体结构的一些实施例的截面图300。

如图3所示，提供了具有大于1kΩ/cm的电阻率的高电阻率硅衬底104’。参考标号302表示衬底104’的具有平坦形貌的顶面。在一些实施例中，硅衬底104’可具有(100)晶体定向。在其他实施例中，硅衬底104’可具有不同的晶体定向(例如，(111)晶体定向)。

图4示出了与图2的动作204相对应的半导体结构的一些实施例的截面图400。

如图4所示，蚀刻硅衬底104’的顶面302以在顶面302内形成突起部和凹陷部区402。通过首先使用光掩模(未示出)在顶面302上限定图案然后将顶面302暴露给蚀刻剂404产生突起部和凹陷部区402，以使得顶面302和突起部104b和凹陷部104c变得粗糙。在其他实施例中，通过机械损坏硅衬底104’的顶面(例如，微划痕、喷磨处理等)、或通过实施沉积或自组装单层可损坏硅衬底104’。在一些实施例中，突起部和凹陷部区402包括锯齿状突起部和相应的凹陷部，其中，单个“齿”的顶峰和低谷以规律间隔或随机间隔被分隔开。在其他实施例中，突起部和凹陷部区402包括具有不同的晶格方向和几何尺寸的形状不规则的突起部。在一些实施例中，蚀刻剂404可包括干蚀刻剂(例如，等离子体蚀刻剂、RIE蚀刻剂等)或湿蚀刻剂(例如，氢氟酸)。

图5示出了与图2的动作206相对应的半导体结构的一些实施例的截面图500。

如图5所示，电荷捕获层106形成在突起部和凹陷部区402上方。电荷捕获层106具有邻近突起部和凹陷部区402的较小的晶粒尺寸(在1nm和100nm的范围内)以及由此产生的邻近突起部和凹陷部区402的更多晶界。在一些实施例中，电荷捕获层包括多晶硅。在其他实施例中，电荷捕获层106可包括注入硅衬底104’中的掺杂剂种类的残留物，以形成非晶材料。在各种实施例中，残留的掺杂剂种类可包括氩(Ar)、碳(C)、和/或锗(Ge)。在一些实施例中，硅衬底104’和电荷捕获层106之间的界面包括锯齿状轮廓。图6示出了与图2的动作208和210相对应的半导体结构的一些实施例的截面图600。

如图6所示，氧化层110’形成在电荷捕获层106上方，并且硅薄层112’形成在氧化层110’上方。氧化层110’中的载流子和硅衬底104’中的载流子之间的相互作用使得沿着突起部和凹陷部区402形成表面载流子薄层，从而在突起部104b和凹陷部104c下方形成低电阻薄层108。突起部和凹陷部区402上方的电荷捕获层106中的过多晶界捕获这些表面载流子。

有利地，硅衬底104’的3D形貌增强了电荷捕获和减少了沿着硅衬底104’的上区的表面载流子的数量。表面载流子的减少降低了积累/反转层的形成，在形成于硅薄层112’中的RF器件内出现电压信号变化期间会发生上述情况，从而防止不必要的RF信号丢失。在一些实施例中，氧化层110’包括二氧化硅。在一些实施例中，直接接合工艺可用于通过氧化层110’将硅薄层112’接合至硅衬底104’。如图6所示，这种接合产生具有带有多相形貌的处理衬底的SOI衬底102。

图7示出了与图2的动作212相对应的半导体结构的一些实施例的截面图700。

如图7所示，作为RF区器件(例如，RF开关)的互连部分的场效应晶体管(FET)116形成在硅薄层112’内。硅薄层112’还具有STI区118和设置在其主体内的源极/漏极区122。FET 116具有被位于相对侧壁上的侧壁间隔件124围绕的栅电极120。第一介电层134填充在设置在器件层112上方的FET 116之间的间隙中。在一些实施例中，栅电极120包括多晶硅或金属，并且侧壁间隔件124包括氮化硅。

图8示出了与图2的动作214相对应的半导体结构的一些实施例的截面图800。

如图8所示，诸如RF传输线或电阻器的RF区器件130形成在SOI衬底102的第二区102b上方。第二区102b还包括诸如电阻器114和电容器132的无源器件。RF区器件130和电容器132设置在第二介电层136内，第二介电层136设置在第一介电层134上方。在一些实施例中，第一介电层134和第二介电层136分别包括氧化物或氮化物。

图9示出了与图2的动作214相对应的半导体结构的一些实施例的截面图900。

如图9所示，形成延伸进源极/漏极区122内且位于栅电极120上方的金属通孔126。金属通孔126从形成在第二介电层136内的金属堆叠件128开始延伸。金属通孔126和金属堆叠件128可例如由具有金属组件(例如，铝、铜、钽、钛和/或钨)的材料(诸如，氮化钛)形成。在一些实施例中，通过下列步骤形成金属通孔126和金属堆叠件128：首先由一种或多种光刻工艺形成通孔开口和沟槽(未示出)，然后用金属组件填充通孔开口和沟槽。

有利地，突起部和凹陷部区402能够使电荷捕获层在随机方向上生长并且由此具有更小的晶粒尺寸。更小的晶粒尺寸导致晶界的数量的增加。增加的晶界的数量吸收形成在硅衬底104’和电荷捕获层106之间的界面处的更多表面载流子。这样进而抑制了涡流并且减少了RF信号丢失，从而降低非线性失真和器件串扰。因此，多相处理衬底可富集SOI衬底中的电荷捕获层。

因此，通过上述内容能够意识到，本公开涉及一种半导体衬底，其包括第一硅层，该第一硅层包括上表面，该上表面具有相对于该上表面垂直延伸的突起部。隔离层布置在上表面的上方并且在界面处与第一硅层交集，并且第二硅层布置在隔离层上方。

在其他实施例中，本公开涉及一种集成电路，其包括第一硅层和布置在第一硅层上方的电荷捕获层。电荷捕获层被配置成捕获载流子，并且第一硅层和电荷捕获层之间的界面包括锯齿状轮廓。氧化层布置在电荷捕获层上方，并且第二硅层布置在氧化层上方。

在其他实施例中，本公开涉及一种形成绝缘体上硅(SOI)衬底的方法。该方法包括：提供电阻率大于1kΩ/cm的硅衬底。硅衬底的顶面被粗糙化以在顶面内形成突起部和凹陷部区。电荷捕获层形成在突起部和凹陷部区上方，其中，电荷捕获层被配置成捕获载流子。氧化层形成在电荷捕获层上方，并且有源硅层形成在氧化层上方。

上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。