半导体器件及其制造方法与流程

本申请要求2015年9月2日提交的申请号为10-2015-0124370的韩国专利申请的优先权，其全部公开内容通过引用整体地并入本文。

技术领域

本公开涉及半导体器件及其制造方法，具体地说，涉及包括三维布置的存储单元的半导体器件及其制造方法。

背景技术：

半导体器件可以包括存储块。存储块每个可以包括将数据储存在其中的存储单元。为了提高存储单元的集成度，存储单元可以具有三维布置。关于这一点，存储块层叠可以包括交替的垂直层间绝缘膜和导电图案。另外，存储单元分别连接到导电图案。

为了提高形成存储块层叠的存储单元的集成度，存储块层叠可以具有增加数目的交替的垂直层间绝缘膜和导电图案。在这种情况下，随着层叠的高度增加，需要用于存储块层叠的稳定划分。

技术实现要素：

本公开可以提供一种半导体器件及其制造方法。包括在半导体器件中的存储块层叠具有提高的集成度并且以稳定的方式被划分。

在本公开的一个方面中，提供了一种半导体器件，包括：块分隔器，包括半导体膜和多层绝缘膜，其中，多层绝缘膜围绕半导体膜；存储块层叠，通过块分隔器彼此分开，每个存储块层叠包括交替地层叠的层间绝缘膜和导电图案，其中，导电图案耦接到存储单元；以及通道结构，穿过存储块层叠并且电耦接到存储单元。

在本公开的一个方面中，提供了一种制造半导体器件的方法，包括：形成包括交替地层叠的第一材料膜和第二材料膜的第一垂直层叠，其中，第一垂直层叠通过第一保护图案划分为存储块并围绕第二保护图案；在第一垂直层叠上形成包括交替地层叠的第三材料膜和第四材料膜的第二垂直层叠，其中，第二垂直层叠通过上块狭缝划分为存储块，其中，上块狭缝垂直地穿过第二垂直层叠以暴露第一保护图案，其中，上通道孔穿过第二垂直层叠以暴露第二保护图案；经由上块狭缝和上通道孔除去第一保护图案和第二保 护图案，以分别形成第一空间和第二空间；填充上块狭缝和第一空间以形成块分隔器；以及填充上通道孔和第二空间以形成通道结构，其中，基本上同时执行填充上块狭缝和第一空间的步骤以及填充上通道孔和第二空间的步骤。

附图说明

图1A至图1C分别示出了根据本公开的实施例的半导体器件。

图2A至图9是示出了根据本公开的实施例的制造半导体器件的方法的相应的俯视图和截面图。

图10示出了根据一个实施例的存储系统的框图。

图11示出了根据本公开的一个实施方式的计算系统的构造框图。

具体实施方式

各种实施例的示例在附图中被示出并且在下面被进一步描述。将理解的是，在本文中的讨论不意在将权利要求限制到所描述的特定实施例。相反地，它意在覆盖可以包括在如所附权利要求所限定的本公开的精神和范围内的替换例、变型以及等效例。

将参考附图更详细地描述示例实施例。然而，本公开可以以各种不同的形式来实施，并且不应该理解为仅仅限于本文所示出的实施例。确切地说，提供这些实施例作为示例使得本公开将是全面的和完整的，这些实施例将向本领域技术人员充分地传达本公开的方面和特征。

将理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语所限制。这些术语用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，以下描述的第一元件、组件、区域、层或部分可以称为第二元件、组件、区域、层或部分。

将理解的是，在元件或层被称为“连接到”或“耦接到”另一元件或层时，它可以直接在所述另一元件或层上，直接连接到或耦接到所述另一元件或层，或者可以存在一个或更多个中间元件或层。此外，也将理解的是，在元件或层被称为“在”两个元件或层“之间”时，它可以是该两个元件或层之间的唯一元件，或者也可以存在一个或更多个中间元件或层。

本文所使用的术语仅仅是出于描述特定实施例的目的，而不意图限制本公开。如本 文所使用的，除非上下文另外清楚地指出，否则单数形式也意图包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包含”、“包括”及其变型具体说明存在所述特征、整体、操作、元件和/或组件，但不排除存在或添加一个或更多个其他特征、整体、操作、元件、组件和/或它们的组。如在本文中所使用的，术语“和/或”包括一个或更多个相关所列项目的任意和所有组合。当在一列元件之前时，诸如“...中的至少一个(种)”可以修饰整列元件，而可以不修饰该列中的单个元件。

除非另外限定，否则在本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的技术人员通常所理解的含义相同的含义。将进一步理解的是，术语(诸如在通用字典中定义的那些术语)应该被解释为具有与它们在相关技术的背景中的含义一致的含义，并且将不以理想化或过分正式的意义来解释，除非在本文中这样清楚地限定。

在以下描述中，阐述了大量的具体细节以提供对本公开的全面理解。本公开可以在没有这些具体细节中的某些或全部的情况下实践。在其他情况下，没有详细地描述已知的工艺结构和/或工艺，以便不会不必要地使本公开模糊。

在下文中，将参考附图详细地描述本公开的各种实施例。

图1A至图1C分别示出了根据本公开的一个实施例的半导体器件。更具体地说，图1A是根据本公开的一个实施例的半导体器件的透视图。图1B是图1A中的“A”区域的放大截面图。图1C是图1A中的“B”区域的放大截面图。

参考图1A，根据本公开的一个实施例的半导体器件可以包括存储块层叠MB和管栅PG，管栅PG设置在存储块层叠MB下面。每个存储块层叠MB和管栅PG可以被通道结构CH1、CH2穿过。

每个存储块层叠MB均可以包括层间绝缘膜ILD和导电图案CP的垂直交替件。两个相邻的存储块层叠MB可以经由块分隔器BI彼此分离。块分隔器BI可以包括第一多层绝缘膜MIL1和由第一多层绝缘膜MIL1围绕的浮置通道结构FCH。第一多层绝缘膜MIL1可以包括第一膜、第二膜和第三膜的层叠。第一膜可以包括与隧道绝缘膜相同的材料。第二膜可以包括与数据储存膜相同的材料。第三膜可以包括与阻挡绝缘膜相同的材料。以下参考图1B详细地描述第一多层绝缘膜MIL1和浮置通道结构FCH。

线分隔器LI垂直地穿过每个存储块层叠MB的层间绝缘膜ILD和导电图案CP。线分隔器LI可以限定每个存储块层叠MB的层间绝缘膜ILD和导电图案CP的布置。线分隔器LI可以将每个存储块层叠MB的层间绝缘膜ILD和导电图案CP划分为源极 侧层叠ST_S和漏极侧层叠ST_D。

线分隔器LI在构造上可以与块分隔器BI不同。块分隔器BI可以包括比线分隔器LI更大数目的膜。更具体地说，块分隔器BI可以包括多层膜。线分隔器LI可以由单个绝缘材料制成。在一个示例中，线分隔器LI可以由氧化膜制成。

管栅PG可以设置在源极侧层叠ST_S、漏极侧层叠ST_D和线分隔器LI下面。管分割绝缘膜PI可以垂直地穿过管栅PG。管分割绝缘膜PI可以设计为具有与块分隔器BI相同的布置，以便以存储块为基础来划分管栅PG。管分割绝缘膜PI可以设置在块分隔器BI之下。换句话说，块分隔器BI可以与管分割绝缘膜PI叠置。

通道结构CH1、CH2每个可以由与块分隔器BI的浮置通道结构FCH相同的材料膜制成。以下参考图1B和图1C描述关于通道结构CH1、CH2以及浮置通道结构FCH的材料。通道结构CH1、CH2每个可以由第二多层绝缘膜MIL2或第三多层绝缘膜MIL3围绕。第二多层绝缘膜MIL2和第三多层绝缘膜MIL3中的每个可以包括数据储存膜，并且可以由与第一多层绝缘膜MIL1相同的材料膜制成。随后可以参考图1C描述关于第二多层绝缘膜MIL2和第三多层绝缘膜MIL3的材料。

通道结构CH1、CH2中的每个可以串联地连接存储单元和选择晶体管以形成存储串SR1或SR2。通道结构CH1、CH2可以包括第一通道结构CH1和第二通道结构CH2。

第一通道结构CH1可以包括第一管通道P_CH1、第一源极侧柱S_CH1和第一漏极侧柱D_CH1。第一管通道P_CH1可以嵌入在管栅PG中。第一源极侧柱S_CH1可以从第一管通道P_CH1延伸，然后向上延伸穿过管栅PG和源极侧层叠ST_S。第一漏极侧柱D_CH1可以从第一管通道P_CH1延伸，然后向上延伸穿过管栅PG和漏极侧层叠ST_D。

第二通道结构CH2可以包括第二管通道P_CH2、第二源极侧柱S_CH2和第二漏极侧柱D_CH2。第二管通道P_CH2可以掩埋在管栅PG中。第二源极侧柱S_CH2可以从第二管通道P_CH2延伸，然后向上延伸穿过管栅PG和源极侧层叠ST_S。第二漏极侧柱D_CH2可以从第二管通道P_CH2延伸，然后向上延伸穿过管栅PG和漏极侧层叠ST_D。

第一管通道P_CH1和第二管通道P_CH2可以设置在单个存储块层叠MB下面。第一管通道P_CH1和第二管通道P_CH2可以布置在与单个存储块层叠MB对应的单个区域内。在单个区域中的第一管通道P_CH1和第二管通道P_CH2中的每个可以沿着第一方向I交替地布置。在单个区域中的第一管通道P_CH1和第二管通道P_CH2可以沿着 第二方向Ⅱ交替地布置。

第一方向I和第二方向Ⅱ可以彼此垂直地交叉。第一方向I可以对应于如随后所将描述的位线BL的延伸方向。第二方向Ⅱ可以对应于线分割绝缘膜LI的延伸方向。

第二管通道P_CH2可以设置在比第一管通道P_CH1更高的水平处。第二管通道P_CH2可以具有比第一管通道P_CH1更小的沿着第一方向I的水平长度。以这种方式，在第二方向Ⅱ上的相邻的第一管通道P_CH1和第二管通道P_CH2可以在空间上叠置，沿着第一方向I所测量的第一管通道P_CH1的长度比沿着第一方向I所测量的第二管通道P_CH2的长度更长。此外，第二源极侧柱S_CH2和第二漏极侧柱D_CH2分别从第二管通道P_CH2的两端垂直地延伸。同样地，第一源极侧柱S_CH1和第一漏极侧柱D_CH1分别从第一管通道P_CH1的两端垂直地延伸。

按照这个方法，第一管通道P_CH1和第二管通道P_CH2可以以紧凑方式设置，从而引起存储器件的集成度的提高。

源极侧层叠ST_S的导电图案CP可以包括耦接到源极侧存储单元的源极侧字线和耦接到源极选择晶体管的源极选择线。源极选择线可以是单层或多层。源极侧字线可以是多层。

漏极侧层叠ST_D的导电图案CP可以包括耦接到漏极侧存储单元的漏极侧字线和耦接到漏极选择晶体管的漏极选择线。漏极选择线可以是单层或多层。漏极侧字线可以是多层。管栅PG可以耦接到管晶体管。

第一通道结构CH1可以串联地电连接漏极选择晶体管、多个漏极侧存储单元、管晶体管、多个源极侧存储单元和源极选择晶体管以限定第一存储串SR1。第二通道结构CH2可以串联地电连接漏极选择晶体管、多个漏极侧存储单元、管晶体管、多个源极侧存储单元和源极选择晶体管以限定第二存储串SR2。

由于第一管通道P_CH1和第二管通道P_CH2可以以紧凑方式设置，所以第一存储串SR1和第二存储串SR2也可以以紧凑方式设置。以这种方式，在一个实施例中，本公开可以在给定空间中提高存储器件的集成度。在另一实施例中，可以省略沿着第二通道膜CH2形成的第二存储串SR2。在下文中，为了方便说明，实施例包括第一存储串SR1和第二存储串SR2两者。然而，本公开可以不限于此。

第一存储串SR1和第二存储串SR2每个可以设置在公共源极线CSL和位线BL之间。第一存储串SR1和第二存储串SR2每个可以连接到公共源极线CSL和位线BL。更具体地说，第一源极侧柱S_CH1和第二源极侧柱S_CH2可以耦接到设置在存储块层叠 MB上的公共源极线CSL。第一漏极侧柱D_CH1和第二漏极侧柱D_CH2可以耦接到设置在存储块层叠MB上的位线BL。位线BL和公共源极线CSL中的每个可以由导电材料制成。位线BL可以设置在公共源极线CSL上方并且与公共源极线CSL隔开。在这种情况下，位线BL可以经由沿着第三方向Ⅲ延伸的位线接触插头BCT耦接到第一漏极侧柱D_CH1和第二漏极侧柱D_CH2。第三方向Ⅲ可以对应于导电图案CP和层间绝缘膜ILD的层叠方向，并且可以与由第一方向I和第二方向Ⅱ限定的平面垂直。

参考图1B，块分隔器BI可以包括浮置通道结构FCH和围绕浮置通道结构FCH的第一多层绝缘膜MIL1。块分隔器BI可以设置在管分割绝缘膜PI上，管分割绝缘膜PI可以以存储块为基础来划分管栅PG。块分隔器BI可以在存储块的基础上划分层间绝缘膜ILD和导电图案CP的垂直交替件。

第一多层绝缘膜MIL1可以由与第二多层绝缘膜MIL2和第三多层绝缘膜MIL3相同的材料膜制成。第二多层绝缘膜MIL2和第三多层绝缘膜MIL3可以分别围绕通道结构(图1A中的CH1、CH2)，以便实施分别如图1A所示的存储串SR1、SR2的存储单元。更具体地说，第一多层绝缘膜MIL1可以包括围绕浮置通道结构FCH的隧道绝缘膜155、围绕隧道绝缘膜155的数据储存膜153以及围绕数据储存膜153的阻挡绝缘膜151。

隧道绝缘膜155可以由具有电荷隧穿能力的绝缘材料制成。在一个示例中，隧道绝缘膜155可以由氧化硅膜制成。数据储存膜153可以由具有电荷俘获能力的材料膜制成。在一个示例中，数据储存膜153可以由氮化硅膜制成。阻挡绝缘膜151可以由具有电荷阻挡能力的绝缘材料制成。在一个示例中，阻挡绝缘膜151可以包括氧化硅膜或者具有比氧化硅膜更高的介电常数的电介质膜。

浮置通道结构FCH可以由与通道结构(图1A中的CH1、CH2)相同的材料膜制成，通道结构分别实施如图1A所示的存储串SR1、SR2的存储单元。更具体地说，浮置通道结构FCH可以包括由第一多层绝缘膜MIL1围绕的半导体膜161。半导体膜161可以包括硅膜。当半导体膜161沿着浮置通道结构FCH的边界形成时，浮置通道结构FCH还可以包括由半导体膜161围绕的核心绝缘膜171。当核心绝缘膜171具有比半导体膜161更小的高度时，浮置通道结构FCH还可以包括盖层导电膜。盖层导电膜可以设置在核心绝缘膜171上并且可以与半导体膜161接触。以下可以参考图7B更具体地描述盖层导电膜。

浮置通道结构FCH的半导体膜161和盖层导电膜可以不连接到任何信号线，从而它们可以在包括存储单元的存储串SR1、SR2的操作期间处于电浮置状态。此外，浮置通道结构FCH可以经由第一多层绝缘膜MIL1与导电图案CP绝缘。以这种方式，包括 浮置通道结构FCH的块分隔器BI可以将存储块MB彼此电隔离。

参考图1C，图1A中的第一通道结构CH1可以由第二多层绝缘膜MIL2围绕。更具体地说，第二多层绝缘膜MIL2可以形成在第一漏极侧柱D_CH1、第一源极侧柱S_CH1和第一管通道P_CH1的外壁上，并且沿着第一漏极侧柱D_CH1、第一源极侧柱S_CH1和第一管通道P_CH1的外壁形成。第二多层绝缘膜MIL2可以包括围绕第一通道结构CH1的隧道绝缘膜155、围绕隧道绝缘膜155的数据储存膜153以及围绕数据储存膜153的阻挡绝缘膜151。隧道绝缘膜155、数据储存膜153和阻挡绝缘膜151可以具有如以上结合图1B所提到的相应特性。

包括第一漏极侧柱D_CH1、第一源极侧柱S_CH1和第一管通道P_CH1的第一通道结构CH1可以由与如以上结合图1B所提到的浮置通道结构FCH相同的材料膜制成。更具体地说，第一通道结构CH1可以包括由第二多层绝缘膜MIL2围绕的半导体膜161。半导体膜161可以包括硅膜。当半导体膜161沿着第一通道结构CH1的边界形成时，第一通道结构CH1还可以包括由半导体膜161围绕的核心绝缘膜171。

当核心绝缘膜171具有比半导体膜161更小的高度时，第一漏极侧柱D_CH1和第一源极侧柱S_CH1中的每个还可以包括盖层导电膜。盖层导电膜可以形成在核心绝缘膜171上，并且可以与半导体膜161接触。随后将参考图7B更具体地描述盖层导电膜。

尽管在图中未示出，但是图1A中的第三多层绝缘膜MIL3可以包括与第二多层绝缘膜MIL2相同的材料膜，第二通道结构CH2可以包括与第一通道结构CH1相同的材料膜。线分割绝缘膜LI可以由单个绝缘材料制成。

如以上所指出的，在一个实施例中，本公开可以形成块分隔器BI。块分隔器BI可以由与通道结构CH1、CH2以及分别围绕通道结构CH1、CH2的多层绝缘膜MIL2和MIL3相同的材料形成。因此，在一个实施例中，本公开可以控制用于半导体器件的制造工艺，以提高制造工艺稳定性并降低由制造工艺引起的应力水平。

在下文中，参考图2A至图9，将更具体地描述根据本公开的一个实施例的用于半导体器件的制造工艺。供参考，图2B、图3至图6、图7A、图8B、图9是在相应阶段处部分制造的半导体器件的截面图并且沿着图2A和图8A中的线“X-X′”截取。

图2A和图2B是示出形成管栅的方法的俯视图和截面图。管栅包括掩埋的牺牲材料。

参考图2A和图2B，管栅PG可以包括第一管栅膜PG1至第三管栅膜PG3的层叠。第一管栅膜PG至第三管栅膜PG3中的每个可以由导电材料制成，在一个示例中，导电 材料可以包括硅(Si)。管栅PG可以以存储块为基础由管分割绝缘膜PI划分。也就是说，管栅PG可以通过PI划分为多个子管栅，每个子管栅分别对应于单元存储块。

在第一管栅膜PG1内，可以形成有第一沟槽PT1。在第二管栅膜PG2内，可以形成有第二沟槽PT2。每个第二沟槽PT2可以设置在每个第一沟槽PT1上方。

在分别与存储块对应的多个子管栅中的每个中，第一沟槽PT1和第二沟槽PT2可以沿着第二方向Ⅱ交替地布置。此外，在分别与存储块对应的多个子管栅中的每个中，第一沟槽PT1和第一沟槽PT2可以沿着第一方向I交替地布置。第一方向I和第二方向Ⅱ彼此交叉。第一沟槽PT1和第二沟槽PT2中的每个可以沿着第一方向I以线形延伸。第二沟槽PT2可以层叠在第一沟槽PT1上方。当沿着第一方向I测量时，每个第二沟槽PT2可以在长度上比每个第一沟槽PT1短。

第一沟槽PT1可以连接到至少一对第一管通孔HA_1S、HA_1D，至少一对第一管通孔HA_1S、HA_1D可以垂直地穿过第二管栅膜PG2和第三管栅膜PG3。第二沟槽PT2可以耦接到至少一对第二管通孔HA_1S、HA_1D，至少一对第二管通孔HA_1S、HA_1D可以垂直地穿过管栅膜PG3。

第一管通孔HA_1S、HA_1D可以包括第一源极侧通道孔HA_1S和第一漏极侧通道孔HA_1D。第二管通孔HA_2S、HA_2D可以包括第二源极侧通道孔HA_2S和第二漏极侧通道孔HA_2D。第一源极侧通道孔HA_1S可以是第一单线并且沿着第二方向Ⅱ布置。第一漏极侧通道孔HA_1D可以是第二单线并且沿着第二方向Ⅱ布置。第二源极侧通道孔HA_2S可以是第三单线并且沿着第二方向Ⅱ布置。第二漏极侧通道孔HA_2D可以是第四单线并且沿着第二方向Ⅱ布置。如图2A中所示，第三线和第四线可以设置在第一线和第二线之间。

第一沟槽PT1和第一管通孔HA_1S、HA_1D可以用第一牺牲图案111A填充。第二沟槽PT2和第二管通孔HA_2S、HA_2D可以用第二牺牲图案111B填充。第一牺牲图案111A和第二牺牲图案111B可以同时由相同的牺牲材料形成。在一个示例中，牺牲材料可以包括TiN。

在一个示例中，将如下来制造上述部分制造的半导体器件，其中，第一牺牲图案111A和第二牺牲图案111B形成在通过管分割绝缘膜PI划分为子管栅的管栅PG中。

首先，可以部分地蚀刻掉第一管栅膜PG1，使得第一管栅PG1可以具有形成在其中的第一沟槽PT1。随后，可以用第一保护膜(未示出)填充第一沟槽PT1。此后，在第一管栅膜PG1上，可以形成第二管栅膜PG2。

接下来，可以部分地蚀刻掉第二管栅膜PG2，使得第二管栅PG2可以具有形成在其中的第二沟槽PT2。随后，可以用第二保护膜(未示出)填充第二沟槽PT2。接下来，在第二管栅膜PG2上，可以形成第三管栅膜PG3。此后，可以部分地蚀刻掉第三管栅膜PG3和第二管栅膜PG2中的至少一个来形成第一管通孔HA_1S、HA_1D和第二管通孔HA_2S、HA_2D，以部分地暴露分别在第一沟槽PT1和第二沟槽PT2中的第一保护膜和第二保护膜。此外，可以分别经由第一管通孔HA_1S、HA_1D和第二管通孔HA_2S、HA_2D去除所暴露的第一保护膜和第二保护膜。

然后，可以用牺牲材料填充第一沟槽PT1和第二沟槽PT2以及分别耦接至第一沟槽PT1和第二沟槽PT2的第一管通孔HA_1S、HA_1D和第二管通孔HA_2S和HA_2D。此后，可以平滑填充的牺牲材料的表面以形成第一牺牲图案111A和第二牺牲图案111B。此外，可以垂直地并部分地腐蚀掉第一管栅膜PG1至第三管栅膜PG3以形成管狭缝PS。然后，可以用绝缘材料填充管狭缝PS。可以平滑填充的绝缘材料的表面，使得管绝缘膜PI可以仅仅形成在管狭缝PS中。

图3是示出形成被下块狭缝和下通道孔穿过的第一层叠的工艺的截面图。参考图3，在上述部分制造的半导体器件(其中，第一牺牲图案111A和第二牺牲图案111B形成在管栅PG中，并且管栅PG被管分割绝缘膜PI划分为子管栅)上，可以形成第一材料膜121和第二材料膜123的垂直交替件。第一材料膜121可以充当层间绝缘膜或由层间绝缘膜代替。第二材料膜123可以充当导电图案或由导电图案代替。

第二材料膜123可以由与第一材料膜121不同的材料制成。在一个示例中，第一材料膜121可以由与层间绝缘膜相同的材料制成，而第二材料膜123可以由与导电图案相同的材料制成。

可选地，第一材料膜121可以由与层间绝缘膜相同的第一绝缘材料制成，而第二材料膜123可以由第二绝缘材料制成并且充当牺牲膜。在这种情况下，第一绝缘材料和第二绝缘材料可以具有不同的蚀刻选择比。在一个示例中，第一材料膜121可以由氧化硅膜制成，而第二材料膜123可以由氮化硅膜制成。以这种方式，由于第一材料膜121和第二材料膜123两者可以由绝缘材料制成，所以用于形成通道孔或狭缝的工艺可以不那么复杂。

可选地，第一材料膜121可以由第一导电材料制成并充当牺牲膜，而第二材料膜123可以由与导电图案相同的第二导电材料制成。在这种情况下，第一导电材料和第二导电材料可以具有不同的蚀刻选择比。在一个示例中，第一材料膜121可以由未掺杂多晶硅膜制成，而第二材料膜123可以由掺杂多晶硅膜制成。以这种方式，由于第一材料膜121 和第二材料膜123两者可以由导电材料(更具体地，多晶硅)制成，所以用于形成通道孔或狭缝的工艺可以不那么复杂。

随后，可以部分地、垂直地蚀刻掉第一材料膜121和第二材料膜123，以形成下通道孔HB_1S、HB_1D、HB_2S、HB_2D和下块狭缝BS1。下第一通道孔HB_1S、HB_1D和下第二通道孔HB_2S、HB_2D可以分别垂直地穿过第一材料膜121和第二材料膜123，并且可以分别耦接到第一管通孔HA_1S、HA_1D和第二管通孔HA_2S、HA_2D。

下通道孔HB_1S、HB_1D、HB_2S和HB_2D可以被分成第一源极侧通道孔HB_1S、第一漏极侧通道孔HB_1D、第二源极侧通道孔HB_2S以及第二漏极侧通道孔HB_2D。第一源极侧通道孔HB_1S和第一漏极侧通道孔HB_1D可以部分地暴露第一牺牲图案111A，而第二源极侧通道孔HB_2S和第二漏极侧通道孔HB_2D可以部分地暴露第二牺牲图案111B。

下块狭缝BS1可以垂直地穿过第一材料膜121和第二材料膜123，从而以存储块为基础划分第一材料膜121和第二材料膜123的垂直交替件。下块狭缝BS1可以以与管分割绝缘膜PI相同的布置来设计。下块狭缝BS1可以暴露管分割绝缘膜PI。

图4是示出使第一沟槽和第二沟槽以及管通孔敞开的工艺的截面图。参考图4，经由第一下通道孔HB_1S、HB_1D和第二下通道孔HB_2S、HB_2D，可以选择性地刻蚀掉第一牺牲图案111A和第二牺牲图案111B。以这种方式，可以使第一管通孔HA_1S、HA_1D和第二管通孔HA_2S、HA_2D以及第一沟槽PT1和第二沟槽PT2敞开。

尽管在图中未示出，但当第二材料膜123由牺牲绝缘材料制成时，可以经由下第一通道孔HB_1S、HB_1D和下第二通道孔HB_2S、HB_2D以及下块狭缝BS1部分地氧化第二材料膜123的侧壁。此外，沿着并在敞开的管通孔HA_1S、HA_1D、HA_2S、HA_2D、下通道孔HB_1S、HB_1D、HB_2S、HB_2D和下块狭缝BS1上，可以形成宽度朝向其底部逐渐减小的锥形膜。

图5是示出形成第一保护图案和第二保护图案的工艺的截面图。参考图5，可以用保护膜填充下通道孔HB_1S、HB_1D、HB_2S、HB_2D、下块狭缝BS1、管通孔HA_1S、HA_1D、HA_2S、HA_2D、第一沟槽PT1以及第二沟槽PT2。保护膜可以具有与第一材料膜121和第二材料膜123不同的材料。在一个示例中，保护膜可以由多晶硅膜，氮化钛膜、钨膜等制成。

此后，可以平坦化保护膜的表面，以暴露第一材料膜121和第二材料膜123的第一层叠。以这种方式，可以形成第一保护图案133A和第二保护图案133B、133C。

第一保护图案133A可以仅填充下块狭缝BS1。通过第一保护图案133A，可以在存储块的基础上划分第一材料膜121和第二材料膜123的垂直交替件。

第二保护图案133B、133C可以被分成第一类型的第二保护图案133B和第二类型的第二保护图案133C。第一类型的第二保护图案133B可以填充第一漏极侧通道孔HB_1D、HA_1D、第一沟槽PT1以及第一源极侧通道孔HA_1S、HB_1S，并且沿着第一漏极侧通道孔HB_1D、HA_1D、第一沟槽PT1以及第一源极侧通道孔HA_1S、HB_1S延伸。第二类型的第二保护图案133C可以填充第二漏极侧通道孔HB_2D、HA_2D、第二沟槽PT2以及第二源极侧通道孔HA_2S、HB_2S，并且沿着第二漏极侧通道孔HB_2D、HA_2D、第二沟槽PT2以及第二源极侧通道孔HA_2S、HB_2S延伸。第二保护图案133B、133C中的每个可以包括嵌入在管栅PG中的水平部分和分别从水平部分的两端延伸的垂直部分。第二保护图案133B、133C中的每个被第一材料膜121和第二材料膜123围绕。

图6是示出形成被上块狭缝和上通道孔穿过的第二层叠的工艺的截面图。参考图6，在第一材料膜121和第二材料膜123的下垂直交替件上，形成第三材料膜141和第四材料膜143的上垂直交替件。第三材料膜141可以充当层间绝缘膜或由层间绝缘膜代替。第四材料膜143可以充当导电图案或由导电图案代替。第三材料膜141可以由与第一材料膜121相同的材料制成，而第四材料膜143可以由与第二材料膜141相同的材料制成。

接下来，可以部分地且垂直地蚀刻掉第三材料膜141和第四材料膜143，以形成上第一通道孔HC_1S、HC_1D和上第二通道孔HC_2S、HC_2D以及上块狭缝BS2。

上第一通道孔HC_1S、HC_1D和上第二通道孔HC_2S、HC_2D可以穿过第三材料膜141和第四材料膜143的上垂直交替件，并且分别耦接至下第一通道孔HB_1S、HB_1D和下第二通道孔HB_2S、HB_2D。上通道孔HC_1S、HC_1D、HC_2S和HC_2D可以被分成第一源极侧通道孔HC_1S、第一漏极侧通道孔HC_1D、第二源极侧通道孔HC_2S和第二漏极侧通道孔HC_2D。第一源极侧通道孔HC_1S和第一漏极侧通道孔HC_1D可以暴露第一类型的第二保护图案133B，而第二源极侧通道孔HC_2S和第二漏极侧通道孔HC_2D可以暴露第二类型的第二保护图案133C。

上块狭缝BS2可以穿过第三材料膜141和第四材料膜143的上垂直交替件，以在存储块的基础上划分第三材料膜141和第四材料膜143的上垂直交替件。上块狭缝BS2可以耦接到下块狭缝BS1，以及可以以与下块狭缝BS1相同的形状设计。上块狭缝BS2可以暴露第一保护图案133A。

图7A和图7B是示出形成块分隔器和通道结构的工艺的截面图。图7B是图7A中的“C”区域的放大视图。

参考图7A和图7B，经由以上结合图6所示出的上第一通道孔HC_1S、HC_1D和上第二通道孔HC_2S、HC_2D以及上块狭缝BS2，可以选择性地蚀刻掉第一保护图案133A和第二保护图案133B、133C。以这种方式，可以使以上结合图4所示出的下通道孔HB_1S、HB_1D、HB_2S、HB_2D、管通孔HA_1S、HA_1D、HA_2S、HA_2D、第一沟槽PT1以及第二沟槽PT2敞开。

尽管在图中未示出，当第四材料膜143由牺牲绝缘材料制成时，通过上通道孔HC_1S、HC_1D、HC_2S、HC_2D以及上块狭缝BS2可以部分地氧化第四材料膜143的侧壁。

在下文中，为了便于说明，耦接到第一沟槽PT1的一端的第一源极侧通道孔HA_1S、HB_1S、HC_1S可以共同地称为第一源极侧通道孔组H1_S。此外，耦接到第一沟槽PT1的另一端的第一漏极侧通道孔HA_1D、HB_1D、HC_1D可以共同地称为第一漏极侧通道孔组H1_D。耦接到第二沟槽PT2的一端的第二源极侧通道孔HA_2S、HB_2S、HC_2S可以共同地称为第二源极侧通道孔组H2_S。耦接到第二沟槽PT2的另一端的第二漏极侧通道孔HA_2D、HB_2D、HC_2D可以共同地称为第二漏极侧通道孔组H2_D。上块狭缝BS2和下块狭缝BS1的组合可以被定义为块狭缝组BS。

此外，沿着并且在第一源极侧通道孔组H1_S、第一漏极侧通道孔组H1_D、第二源极侧通道孔组H2_S、第二漏极侧通道孔组H2_D以及块狭缝组BS上，可以形成宽度朝向其底部逐渐减小的锥形膜。

然后，可以同时形成块分隔器BI和通道结构CH1、CH2。可以通过填充包括上块狭缝BS2和下块狭缝BS1的块狭缝组BS来形成块分隔器BI。块分隔器BI可以包括第一多层绝缘膜MIL1和由第一多层绝缘膜MIL1围绕的浮置通道结构FCH。

通道结构CH1、CH2可以包括第一通道结构CH1和第二通道结构CH2。第一通道结构CH1可以填充第一源极侧通道孔组H1_S、第一沟槽PT1以及第一漏极侧通道孔组H1_D，从而沿着第一源极侧通道孔组H1_S、第一沟槽PT1以及第一漏极侧通道孔组H1_D延伸。第一通道结构CH1可以被第二多层绝缘膜MIL2围绕。更具体地说，第一通道结构CH1可以包括填充第一源极侧通道孔组H1_S的第一源极侧柱S_CH1中的每个、填充第一沟槽PT1的第一管通道P_CH1以及填充第一漏极侧通道孔组H1_D的第一漏极侧柱D_CH1中的每个。第二通道结构CH2可以填充第二源极侧通道孔组H2_S、第二沟槽PT2以及第二漏极侧通道孔组H2_D，从而沿着第二源极侧通道孔组H2_S、第二沟槽PT2以及第二漏极侧通道孔组H2_D延伸。第二通道结构CH2可以被第三多层绝缘膜MIL3围绕。更具体地说，第二通道结构CH2可以包括填充第二源极侧通道孔组 H2_S的第二源极侧柱S_CH2中的每个、填充第二沟槽PT2的第二管通道P_CH2以及填充第二漏极侧通道孔组H2_D的第二漏极侧柱D_CH2中的每个。

第一多层绝缘膜MIL1至第三多层绝缘膜MIL3中的每个可以包括如以上结合图1B和图1C所示出的阻挡绝缘膜151、数据储存膜153以及隧道绝缘膜155。浮置通道结构FCH和通道结构CH1、CH2中的每个可以包括由如以上结合图1B和图1C所示出的多层绝缘膜MIL1至MIL3中的一种围绕的半导体膜161。

在下文中，可以更具体地描述形成第一多层绝缘膜MIL1至第三多层绝缘膜MIL3、浮置通道结构FCH以及通道结构CH1、CH2的一个示例性工艺。首先，可以在块狭缝组BS、第一源极侧通道孔组H1_S、第一漏极侧通道孔组H1_D、第二源极侧通道孔组H2_S、第二漏极侧通道孔组H2_D、第一沟槽PT1以及第二沟槽PT2的内侧壁中的每个上并沿着块狭缝组BS、第一源极侧通道孔组H1_S、第一漏极侧通道孔组H1_D、第二源极侧通道孔组H2_S、第二漏极侧通道孔组H2_D、第一沟槽PT1以及第二沟槽PT2的内侧壁中的每个形成衬垫膜。这种衬垫膜形成可以包括：(i)在块狭缝组BS、第一源极侧通道孔组H1_S、第一漏极侧通道孔组H1_D、第二源极侧通道孔组H2_S、第二漏极侧通道孔组H2_D、第一沟槽PT1以及第二沟槽PT2的内侧壁中的每个上形成阻挡绝缘膜151；(ii)在阻挡绝缘膜151上形成数据储存膜153；以及(iii)在数据储存膜153上形成隧道绝缘膜155。此后，可以将衬垫膜平坦化，使得衬垫膜可以被分成第一多层绝缘膜MIL1至第三多层绝缘膜MIL3。

此后，在第一多层绝缘膜MIL1至第三多层绝缘膜MIL3的内侧壁中的每个上形成半导体膜161。可以将半导体膜161平坦化，以分成分别由第一多层绝缘膜MIL1至第三多层绝缘膜MIL3围绕的半导体膜图案。半导体膜161可以具有管状。在这种情况下，阻挡狭缝组BS、第一源极侧通道孔组H1_S、第一漏极侧通道孔组H1_D、第二源极侧通道孔组H2_S、第二漏极侧通道孔组H2_D、第一沟槽PT1以及第二沟槽PT2每个可以具有中空的中心部分。可以用核心绝缘膜171填充块狭缝组BS、第一源极侧通道孔组H1_S、第一漏极侧通道孔组H1_D、第二源极侧通道孔组H2_S、第二漏极侧通道孔组H2_D、第一沟槽PT1以及第二沟槽PT2中的每个的该中空部分。

可以平坦化核心绝缘膜171，以形成通道结构CH1、CH2以及浮置通道结构FCH中的每个的中央垂直填充。此后，可以在核心绝缘膜171的顶部部分处蚀刻掉核心绝缘膜171。以这种方式，核心绝缘膜171的高度可以比半导体膜161的高度短。也就是说，核心绝缘膜171的顶表面可以位于比半导体膜161的顶表面低的水平处。

通过核心绝缘膜171的高度降低，可以暴露上通道孔HC_1S、HC_1D、HC_2S、 HC_2D以及上块狭缝BS2的顶表面。在这种情况下，可以用盖层导电膜173完全填充上通道孔HC_1S、HC_1D、HC_2S、HC_2D以及上块狭缝BS2中的每个的暴露或敞开的顶部部分。盖层导电膜173可以由掺杂多晶硅膜制成。

可以平坦化盖层导电膜173，以限定通道结构CH1、CH2以及浮置通道结构FCH中的每个的顶部部分。通道结构CH1、CH2中的每个的盖层导电膜173可以充当结区。通道结构CH1、CH2以及浮置通道结构FCH中的每个的盖层导电膜173可以与半导体膜161接触。

图8A和图8B是示出形成线分割狭缝的工艺的俯视图和截面图。

参考图8A和图8B，线分割狭缝LS可以垂直地穿过第一材料膜至第四材料膜121、123、141、143。可以通过在第一源极侧柱S_CH1和第一漏极侧柱D_CH1之间蚀刻第一材料膜至第四材料膜121、123、141、143来形成线分割狭缝LS。更具体地说，可以通过在第二源极侧柱S_CH2和第二漏极侧柱D_CH2之间蚀刻第一材料膜至第四材料膜121、123、141、143来形成线分割狭缝LS。从此时开始的后续工艺可以根据第一材料膜至第四材料膜121、123、141、143的物理性能而改变。这可以在下面结合图9来例示。

图9是示出形成通过线分割绝缘膜划分的层间绝缘膜和导电图案的工艺的截面图。

参考图9，当第一材料膜121和第三材料膜141中的每个由层间绝缘膜制成，并且第二材料膜123和第四材料膜143中的每个由导电材料制成并充当导电图案时，可以通过线分割狭缝LS划分包括第一材料膜121和第三材料膜141的层间绝缘膜ILD，以及可以通过线分割狭缝LS划分包括第二材料膜123和第四材料膜143的导电图案CP。接下来，可以用单个绝缘材料填充线分割狭缝LS，以形成线分割绝缘膜LI。

在另一实施例中，当第一材料膜121和第三材料膜141中的每个由层间绝缘膜制成，以及第二材料膜123和第四材料膜143中的每个由牺牲绝缘膜制成时，可以通过线分割狭缝LS除去第二材料膜123和第四材料膜143。此后，可以用由导电材料制成的第五材料图案填充在第二材料膜123和第四材料膜143被除去时生成的空间区域。在这一点上，第五材料图案可以充当导电图案CP。接下来，可以用单个绝缘材料填充线分割狭缝LS，以限定线分割绝缘膜LI。

在又一个实施例中，当第一材料膜121和第三材料膜141中的每个由牺牲导电材料制成，以及第二材料膜123和第四材料膜143中的每个由导电材料制成并充当导电图案时，可以通过线分割狭缝LS除去第一材料膜121和第三材料膜141。此后，可以用单个绝缘材料填充在第一材料膜121和第三材料膜141被除去时生成的空间区域以及线分割 狭缝LS，以限定层间绝缘膜ILD和线分割绝缘膜LI。

以这种方式，线分割绝缘膜LI可以将层间绝缘膜ILD和导电图案CP的垂直交替件划分为围绕第一源极侧柱S_CH1和第二源极侧柱S_CH2的源极侧层叠ST_S以及围绕第一漏极侧柱D_CH1和第二漏极侧柱D_CH2的漏极侧层叠ST_D。

如以上所阐明的，在本公开的一个实施例中，由于通道结构和块分隔器可以同时形成，所以可以降低通道结构和块分隔器的叠加偏移(overlay misalignment)。这使得半导体器件的制造工艺不那么复杂。此外，在本公开的一个实施例中，由于通道结构和块分隔器可以同时形成，所以否则会仅集中在通道结构上的工艺应力可以分布在通道结构和块分隔器之间。这使得半导体器件的制造工艺更加刚性或稳定。

如以上所阐明的，在本公开的一个实施例中，整个块狭缝的形成可以被分成垂直地穿过下层叠的下块狭缝的第一形成和垂直地穿过上层叠的上块狭缝的第二形成。以该方式，在块狭缝形成期间，可以减小目标图案的长宽比，因此可以以更小的尺寸形成块狭缝。

如以上所阐明的，在本公开的一个实施例中，通道孔和块狭缝可以填充有相同的材料。因此，可以不需要用于填充块狭缝的单独的氧化膜沉积，由此能够实现简化的半导体器件的制造工艺。此外，可以抑制因填充通道孔的材料和填充块狭缝的另一材料之间的热膨胀的差异而导致的可能在块狭缝中产生的破裂。这种破裂抑制可以有助于抑制在层间绝缘膜和导电图案的层叠之下的电力线的氧化，否则电力线可以通过块狭缝中的破裂而被氧化。

图10是根据一个实施例的存储系统的框图。参考图10，存储系统1100可以包括半导体存储器件1120和存储器控制器1110。

半导体存储器件1120可以如以上结合图1A至图9所示出地配置。在一个实施例中，半导体器件1120可以包括：存储块层叠，每个块层叠包括层间绝缘膜和导电图案的垂直交替件；通道结构，每个通道结构垂直地穿过垂直交替件以在存储串基础上电耦接存储单元，存储单元分别耦接至导电图案；块分隔器，被构造为将相邻的存储块层叠彼此分隔开，其中，分隔器包括多层绝缘膜和由多层绝缘膜围绕的半导体膜。此外，存储器件1120可以实施为包括多个闪速存储芯片的多芯片封装件。

存储器控制器1110可以配置为控制存储器件1120，并且可以包括SRAM 1111、CPU 1112、主机接口1113、ECC 1114以及存储器接口1115。SRAM 1111可以充当CPU 1112的工作存储器。CPU 1112控制用于存储器控制器1110的数据交换的所有操作。主机接 口1113可以具有在存储系统1100和耦接到存储系统1100的主机系统之间的数据交换协议。此外，ECC 1114可以检测以及校正从存储器件1120读取的数据中的错误。存储器接口1115可以与存储器件1120交互。此外，存储器控制器1110还可以包括储存代码数据以与主机系统交互的ROM。

存储系统1100可以实施为作为存储器件1120和控制器1110的组合的存储卡或SSD固态盘。在一个示例中，当存储系统1100被实施为SSD时，存储器控制器1110可以通过诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI、IDE等的各种接口协议与例如主机系统的外部装置通信。

图11是根据本公开的一个实施方式的计算系统的构造框图。参考图11，根据本公开的一个实施方式的计算系统1200可以包括经由系统总线1260彼此电连接的CPU 1220、RAM 1230、用户接口1240、调制解调器1250以及存储系统1210。此外，当计算系统1200被实施在移动装置中时，计算系统1200还可以设置有供给其操作电压的电池(未示出)，以及还可以设置有应用芯片组、相机图象处理器(CIS)、移动DRAM等。

存储系统1210可以包括存储器件1212和如以上在图10中所提到的存储器件控制器1211。在本公开的一个实施例中，多个子存储块层叠的逐步形成可以产生整个存储块。每个子层叠的形成可以对应于每个子块狭缝的形成。与其中形成所有多个子存储块然后一次蚀刻所有子层叠以形成整个块狭缝的不同方法相比，该方法可以允许更加刚性的或稳定的块狭缝形成。因此，存储块层叠可以具有提高的集成度，以及可以以更加稳定的方式被划分。

以上描述不以限制意义被采用，而是仅仅出于描述示例性实施例的一般原理的目的，并且能够进行该公开的许多附加实施例。理解的是，由此不意图限制本公开的范围。本公开的范围应该参考权利要求来确定。在本说明书各处对“一个实施例”、“实施例”或类似语言的引用表示结合实施例所描述的具体特征、结构或特性包括在本公开的至少一个实施例中。因此，在本说明书各处的措辞“在一个实施例中”、“在实施例中”以及类似语言的出现可以但是非必须地都指相同的实施例。