半导体装置和半导体装置的制造方法与流程

本发明涉及半导体装置和半导体装置的制造方法，例如能够合适地利用于具有非易失性存储器单元的半导体装置。

背景技术：

作为非易失性存储器的1种，有时使用包括使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金属氧化物氮氧化物半导体)膜的分栅型单元的存储器单元。此时，存储器单元包括具有控制栅极电极的控制晶体管以及具有存储器栅极电极的存储器晶体管这2个MISFET。

例如，在专利文献1(美国专利第7847343号说明书)中，公开了在凸型基板上形成有存储器栅极的分栅构造的非易失性半导体存储装置。

另外，在专利文献2(日本特开2009-54707号公报)中，公开了选择栅极电极的栅极长度方向端部下的栅极绝缘膜的厚度形成为比栅极长度方向中央部下的栅极绝缘膜的厚度厚的分栅型MONOS存储器单元。

专利文献1：美国专利第7847343号说明书

专利文献2：日本特开2009-54707号公报

技术实现要素：

本发明者从事于具有上述那样的非易失性存储器单元的半导体装置的研究开发，研究了从存储器栅极(MG)注入空穴来消除累积电荷的FN(Fowler-Nordheim)消除方式。

然而，在从存储器栅极(MG)注入空穴的情况下，判明保留特性(电荷的保持特性)劣化。

因此，期望开发具有保留特性良好的非易失性存储器单元的半导体装置。

其他课题和新颖的特征将根据本说明书的叙述和附图而变得明确。

如果简单说明在本申请中公开的实施方式中的、代表性的实施方式的概要，则如下所述。

在本申请中公开的一个实施方式所示的半导体装置具有配置于半导体基板的上方的第1栅极电极部以及与第1栅极电极部相邻地配置于半导体基板的上方的第2栅极电极部。并且，形成于第1栅极电极部与半导体基板之间的第1绝缘膜在第2栅极电极部侧的端部具有厚膜部。该厚膜部的膜厚大于第1绝缘膜的与第2栅极电极部侧相反的一侧的端部的膜厚。

根据在本申请中公开的代表性的实施方式所示的半导体装置，能够提高半导体装置的特性。

附图说明

图1是示出实施方式1的半导体装置的剖面图。

图2是示出实施方式1的半导体装置的剖面图。

图3是示出实施方式1的半导体装置的剖面图。

图4是示出实施方式1的半导体装置的存储器阵列的俯视图。

图5是示出实施方式1的半导体装置的存储器阵列的电路图。

图6是示出实施方式1的半导体装置的结构例的框图。

图7是示出从消除开始到消除结束的流程的图。

图8是示出消除脉冲的第1例的图。

图9是示出消除脉冲的第2例的图。

图10是示出从写入开始到写入结束的流程的图。

图11是示出写入脉冲的第1例的图。

图12是示出写入脉冲的第2例的图。

图13是示出比较例的半导体装置的剖面图。

图14是示出比较例的半导体装置的剖面图。

图15是示出比较例的半导体装置的剖面图。

图16是示出实施方式1的半导体装置的剖面图和俯视图。

图17示意性地示出实施方式1的半导体装置的水平剖面以及动作时的电子和空穴的分布状况。

图18示意性地示出实施方式1的半导体装置的水平剖面以及动作时的电子和空穴的分布状况。

图19示意性地示出实施方式1的半导体装置的水平剖面以及动作时的电子和空穴的分布状况。

图20是示出阈值电位的变化与高温放置时间的关系的图。

图21是示出实施方式1的半导体装置的剖面图。

图22是示出实施方式1的半导体装置的制造工序的剖面图。

图23是示出实施方式1的半导体装置的制造工序的剖面图。

图24是示出实施方式1的半导体装置的制造工序的剖面图。

图25是示出实施方式1的半导体装置的制造工序的剖面图。

图26是示出实施方式1的半导体装置的制造工序的剖面图。

图27是示出实施方式1的半导体装置的制造工序的剖面图。

图28是示出实施方式1的半导体装置的制造工序的剖面图。

图29是示出实施方式1的半导体装置的制造工序的剖面图。

图30是示出实施方式1的半导体装置的制造工序的剖面图和俯视图。

图31是示出实施方式1的半导体装置的制造工序的剖面图。

图32是示出实施方式1的半导体装置的制造工序的剖面图。

图33是示出实施方式1的半导体装置的制造工序的剖面图。

图34是示出实施方式1的半导体装置的制造工序的剖面图。

图35是示出实施方式1的半导体装置的制造工序的剖面图。

图36是示出实施方式1的半导体装置的制造工序的剖面图。

图37是示出实施方式1的半导体装置的制造工序的剖面图。

图38是示出实施方式1的半导体装置的制造工序的剖面图。

图39是示出实施方式2的半导体装置的剖面图。

图40是示出实施方式2的半导体装置的剖面图。

图41是示出实施方式2的半导体装置的剖面图。

图42是示出实施方式2的半导体装置的制造工序的剖面图。

图43是示出实施方式2的半导体装置的制造工序的剖面图。

图44是示出实施方式2的半导体装置的制造工序的剖面图。

图45是示出实施方式2的半导体装置的制造工序的剖面图。

图46是示出实施方式2的半导体装置的制造工序的剖面图。

图47是示出实施方式2的半导体装置的制造工序的剖面图。

图48是示出实施方式2的半导体装置的制造工序的剖面图。

图49是示出实施方式2的半导体装置的制造工序的剖面图。

图50是示出实施方式2的半导体装置的制造工序的剖面图。

图51是示出实施方式2的半导体装置的制造工序的剖面图。

图52是示出实施方式2的半导体装置的制造工序的剖面图。

图53是示出实施方式2的半导体装置的制造工序的剖面图。

图54是示出实施方式2的半导体装置的制造工序的剖面图。

图55是示出实施方式2的半导体装置的制造工序的剖面图。

图56是示出实施方式3的半导体装置的剖面图。

图57是示出实施方式3的半导体装置的剖面图。

图58是示出实施方式3的半导体装置的剖面图。

图59是示出实施方式3的半导体装置的剖面图。

图60是示出实施方式3的半导体装置的制造工序的剖面图。

图61是示出实施方式3的半导体装置的制造工序的剖面图。

图62是示出实施方式3的半导体装置的制造工序的剖面图。

图63是示出实施方式3的半导体装置的制造工序的剖面图。

图64是示出实施方式3的半导体装置的制造工序的剖面图。

图65是示出实施方式3的半导体装置的制造工序的剖面图。

图66是示出实施方式3的半导体装置的制造工序的剖面图。

图67是示出实施方式3的半导体装置的制造工序的剖面图。

图68是示出实施方式3的半导体装置的制造工序的剖面图。

图69是示出实施方式3的半导体装置的制造工序的剖面图。

图70是示出实施方式3的半导体装置的制造工序的剖面图。

图71是示出实施方式3的半导体装置的制造工序的剖面图。

图72是示出实施方式3的半导体装置的制造工序的剖面图。

图73是示出实施方式3的半导体装置的制造工序的剖面图。

图74是示出实施方式3的半导体装置的制造工序的剖面图。

图75是示出实施方式3的半导体装置的制造工序的剖面图。

图76是示出实施方式3的半导体装置的制造工序的剖面图。

图77是示出实施方式3的半导体装置的制造工序的剖面图。

图78是示出实施方式3的半导体装置的制造工序的剖面图。

图79是示出实施方式3的半导体装置的制造工序的剖面图。

图80是示出实施方式3的半导体装置的制造工序的剖面图。

图81是示出实施方式3的半导体装置的制造工序的剖面图。

图82是示出实施方式3的半导体装置的制造工序的剖面图。

图83是示出实施方式3的半导体装置的制造工序的剖面图。

图84是示出实施方式3的半导体装置的制造工序的剖面图。

图85是示出实施方式3的半导体装置的制造工序的剖面图。

图86是示出实施方式4的半导体装置的剖面图。

图87是示出实施方式4的半导体装置的剖面图。

图88是示出实施方式4的半导体装置的剖面图。

图89是示出实施方式4的半导体装置的制造工序的剖面图。

图90是示出实施方式4的半导体装置的制造工序的剖面图。

图91是示出实施方式4的半导体装置的制造工序的剖面图。

图92是示出实施方式4的半导体装置的制造工序的剖面图。

图93是示出实施方式4的半导体装置的制造工序的剖面图。

图94是示出实施方式4的半导体装置的制造工序的剖面图。

图95是示出实施方式4的半导体装置的制造工序的剖面图。

图96是示出实施方式4的半导体装置的制造工序的剖面图。

图97是示出实施方式4的半导体装置的制造工序的剖面图。

图98是示出实施方式4的半导体装置的制造工序的剖面图。

图99是示出实施方式4的半导体装置的制造工序的剖面图。

图100是示出实施方式4的半导体装置的制造工序的剖面图。

图101是示出实施方式4的半导体装置的制造工序的剖面图。

图102是示出实施方式4的半导体装置的制造工序的剖面图。

图103是示出实施方式4的半导体装置的制造工序的剖面图。

图104是示出实施方式4的半导体装置的制造工序的剖面图。

图105是示出实施方式4的半导体装置的制造工序的剖面图。

图106是示出实施方式4的半导体装置的制造工序的剖面图。

图107是示出实施方式4的半导体装置的制造工序的剖面图。

图108是示出实施方式4的半导体装置的制造工序的剖面图。

图109是示出应用例的半导体装置的剖面图。

符号说明

100 半导体基板

103 元件分离区域

104 绝缘膜

105 多晶硅膜

105a 硅锗膜

105b 多晶硅膜

106 下层绝缘膜

107 中层绝缘膜

108 上层绝缘膜

109 导电性膜

111a n^－型半导体区域

111b n⁺型半导体区域

119a n^－型半导体区域

119b n⁺型半导体区域

1001 控制电路

1002 输入输出电路

1003 地址缓冲器

1004 行解码器

1005 列解码器

1006 检验感测放大器电路

1007 高速读出感测放大器电路

1008 写入电路

1009 存储器单元阵列

10010 电源电路

10011 电流修整电路

A 逻辑部

B 存储器部

C 半导体装置

CCA 区域

CG(CG1～CG4) 控制栅极电极部

CGI 控制栅极绝缘膜

CGIa 厚膜部

DL、DL1～DL4 漏极线

e 电子

F 凸片

GE 栅极电极部

GI 栅极绝缘膜

HM1 氧化硅膜

HM2 氮化硅膜

HM3 绝缘膜

h 空穴

IF1 绝缘膜

IL1～IL4 层间绝缘膜

M1、M2 布线

MA 存储器单元区域

MD 漏极区域

MG(MG1～MG4) 存储器栅极电极部

MGa 存储器栅极电极部的一部分

ML1～ML4 布线

MMA 区域

MS 源极区域

ONO 绝缘膜

ONOa ONO的一部分

P1、P2 插销

PA 外围电路区域

R 凹处

SD 源极、漏极区域

SIL 金属硅化物膜

SL、SL1、SL2 源极线

SMP 绝缘膜

SW 边壁膜(侧壁绝缘膜)。

具体实施方式

在以下的实施方式中，为了方便说明，在需要时，分割成多个部分或者实施方式来说明，但除了在特别明示了的情况下，它们并非相互无关，而是存在一方是另一方的一部分或者全部的变形例、应用例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示了的情况和从原理上明确被限定于特定的数量的情况等下，不限于该特定的数量，也可以在特定的数量以上或以下。

进而，在以下的实施方式中，其构成要素(也包括要素步骤等)除了在特别明示了的情况和从原理上明确认为是必需的情况等下，不一定是必需的。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示了的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数量等(包括个数、数值、量、范围等)也一样。

以下，根据附图详细说明实施方式。此外，在用于说明实施方式的所有附图中，对具有相同功能的部件附加相同或者关联的符号，省略其重复的说明。另外，在存在多个类似的部件(部位)的情况下，有时对总称的符号追加记号来表示个别或者特定的部位。另外，在以下的实施方式中，除了特别需要的时候以外，原则上不重复进行相同或者同样的部分的说明。

另外，在实施方式中使用的附图中，即使是剖视图，为了容易观察附图，也有时省略阴影线。另外，即使是俯视图，为了容易观察附图，也有时附加阴影线。

另外，在剖面图和俯视图中，各部位的大小并非对应于实际器件，为了容易理解附图，有时相对大地显示特定的部位。另外，在剖面图与俯视图对应的情况下，为了容易理解附图，也有时相对大地显示特定的部位。

(实施方式1)

[构造说明]

以下，参照附图，说明本实施方式的半导体装置的构造。本实施方式的半导体装置具有形成于存储器单元区域MA的存储器单元(存储器晶体管、控制晶体管)。此处所说的晶体管被称为MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)。

(存储器单元的构造说明)

图1～图3是示出本实施方式的半导体装置的剖面图。图4是示出本实施方式的半导体装置的存储器阵列的俯视图。例如，图1与图4的A-A剖面对应，图2与图4的B-B剖面、C-C剖面对应，图3与图4的D-D剖面对应。图5是示出本实施方式的半导体装置的存储器阵列的电路图。图6是示出本实施方式的半导体装置的结构例的框图。

如图1～图3所示，存储器单元(存储器元件、元件)包括具有控制栅极电极部CG的控制晶体管以及具有存储器栅极电极部MG的存储器晶体管。

具体来说，存储器单元具有配置于半导体基板100(凸片F)的上方的控制栅极电极部CG以及配置于半导体基板100(凸片F)的上方并且与控制栅极电极部CG相邻的存储器栅极电极部MG。例如，控制栅极电极部CG和存储器栅极电极部MG分别由硅膜构成。

并且，在本实施方式中，控制栅极电极部CG和存储器栅极电极部MG隔着绝缘膜(CGI、ONO)配置于长方体状的凸片F上。凸片F由半导体基板100(凸片F)的上部构成，如后所述，凸片F的平面形状是具有恒定的宽度(Y方向的长度)的线状(在X方向上具有长边的矩形形状)。在图4中，4块凸片F在Y方向上隔出恒定的间隔(间距)地配置。

然后，在控制栅极电极部CG与半导体基板100(凸片F)之间，配置控制栅极绝缘膜CGI。该控制栅极绝缘膜CGI例如由氧化硅膜构成。在本实施方式中，在控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部，其膜厚变大。换而言之，控制栅极绝缘膜CGI在存储器栅极电极部MG侧的端部具有厚膜部CGIa。进而，换而言之，控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部的膜厚(厚膜部CGIa的膜厚)大于控制栅极绝缘膜CGI的与存储器栅极电极部MG侧相反的一侧的端部的膜厚。这样，通过使控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部的膜厚增大，能够提高存储器单元的保留特性(电荷的保持特性)。详细情况后述。

存储器单元还具有配置于存储器栅极电极部MG与半导体基板100(凸片F)之间的绝缘膜ONO(106、107、108)。绝缘膜ONO包括例如下层绝缘膜106、其上的中层绝缘膜107和其上的上层绝缘膜108。中层绝缘膜107成为电荷累积部。下层绝缘膜106例如由氧化硅膜构成。中层绝缘膜107例如由氮化硅膜构成。上层绝缘膜108例如由氧氮化硅膜构成。

绝缘膜ONO(106、107、108)配置于存储器栅极电极部MG与半导体基板100(凸片F)之间以及控制栅极电极部CG与存储器栅极电极部MG之间。

另外，存储器单元还具有形成于半导体基板100的凸片F中的漏极区域MD和源极区域MS。另外，在存储器栅极电极部MG和控制栅极电极部CG的合成图案的侧壁部，形成由绝缘膜构成的侧壁绝缘膜(边壁、边壁间隔部)SW。

漏极区域MD包括n⁺型半导体区域119b和n^－型半导体区域119a。n^－型半导体区域119a相对于控制栅极电极部CG的侧壁自匹配地形成。另外，n⁺型半导体区域119b相对于控制栅极电极部CG侧的侧壁绝缘膜SW的侧面自匹配地形成，与n^－型半导体区域119a相比，接合深度较深并且杂质浓度较高。

源极区域MS包括n⁺型半导体区域111b和n^－型半导体区域111a。n^－型半导体区域111a相对于存储器栅极电极部MG的侧壁自匹配地形成。另外，n⁺型半导体区域111b相对于存储器栅极电极部MG侧的侧壁绝缘膜SW的侧面自匹配地形成，与n^－型半导体区域111a相比，接合深度较深并且杂质浓度较高。

这样的包括低浓度半导体区域和高浓度半导体区域的源极区域(或者漏极区域)被称为LDD(Lightly doped Drain，轻掺杂漏极)构造。

此外，在本说明书中，以动作时为基准定义漏极区域MD和源极区域MS。将在后述的读出动作时施加低电压的半导体区域统一称为源极区域MS，将在读出动作时施加高电压的半导体区域统一称为漏极区域MD。

另外，在漏极区域MD(n⁺型半导体区域119b)、源极区域MS(n⁺型半导体区域111b)的上部，形成金属硅化物膜SIL。另外，在存储器栅极电极部MG的上部，形成金属硅化物膜SIL。另外，在控制栅极电极部CG的上部，形成盖状绝缘膜CAP。盖状绝缘膜CAP例如由氮化硅膜构成。

另外，在存储器单元上，形成层间绝缘膜IL1、IL2、IL3、IL4。这些膜例如由氧化硅膜构成。在层间绝缘膜IL1中形成插销P1，在插销P1上形成布线M1。在层间绝缘膜IL3中形成插销P2，在插销P2上形成布线M2。布线M1、M2是例如埋入布线，由金属等导电性材料构成。此处，布线M1、M2埋入到层间绝缘膜IL2、IL4中。

此处，图1所示的2个存储器单元夹着源极区域MS大致对称地配置。此外，如后所述，在存储器单元区域MA中，还配置多个存储器单元。例如，在图1所示的存储器单元区域MA的左侧的存储器单元的更左侧，配置共有漏极区域MD的存储器单元(未图示)。

将夹着该漏极区域MD配置的控制栅极电极部CG间的区域设为区域CCA。另外，将夹着源极区域MS配置的存储器栅极电极部MG间的区域设为区域MMA。在图1中，在区域MMA的两侧配置区域CCA。在该区域MMA中，还包括沿着存储器栅极电极部MG的侧壁配置的绝缘膜ONO(106、107、108)的形成区域。

如上所述，以交替配置被共有的源极区域MS和被共有的漏极区域MD的方式，在图1中的左右方向(栅极长度方向)上配置多个存储器单元，构成存储器单元群(行)。另外，在与图1的纸面垂直的方向(栅极宽度方向)上，也配置多个存储器单元，构成存储器单元群(列)。这样阵列状地形成多个存储器单元。以下，参照图4～图6，说明存储器阵列。

(存储器阵列)

如图4所示，凸片F(活性区域、影线部)按在X方向上延伸的线状设置有多个。凸片F间是元件分离区域(103)。

存储器单元的控制栅极电极部CG(CG1、CG2、CG3、CG4)与存储器栅极电极部MG(MG1、MG2、MG3、MG4)以横穿过凸片F的方式，在Y方向(与A-A剖面部交叉的方向、纸面纵向)上延伸。另外，源极线SL(SL1、SL2)在凸片F的上方，以横穿过凸片F的方式在Y方向上延伸。凸片F中的源极区域(MS、n⁺型半导体区域111b)与源极线SL经由插销(接触插销、连接部)P1连接。在多个凸片F上，以将在Y方向上排列配置的源极线SL上的插销P1连接的方式，在Y方向上配置源极线SL。

相对于上述源极线SL对称地配置控制栅极电极部CG和存储器栅极电极部MG。凸片F中的漏极区域MD(n⁺型半导体区域119b)与漏极线DL经由插销(接触插销、连接部)P1、P2等连接。在各个凸片F上，以将在X方向上排列配置的漏极区域MD上的插销P2连接的方式，在X方向上配置布线(ML1、ML2、ML3、ML4)。

如图5所示，存储器单元(存储器晶体管、控制晶体管)在源极线(SL1、SL2)与漏极线(DL1、DL2、DL3、DL4)的交点处阵列状地配置。

如图6所示，存储器单元阵列1009设置于存储器部B中。例如，通过该存储器部B和逻辑部A来构成本实施方式的半导体装置C。

存储器部B例如包括控制电路1001、输入输出电路1002、地址缓冲器1003、行解码器1004、列解码器1005、检验感测放大器电路1006、高速读出感测放大器电路1007、写入电路1008、存储器单元阵列1009和电源电路10010等。控制电路1001临时地储存从逻辑部A输入的控制用信号并进行控制。另外，控制电路1001进行存储器单元阵列1009内的存储器单元的控制栅极电极部CG和存储器栅极电极部MG的电位的控制。在输入输出电路1002中，对从存储器单元阵列1009读出或者向存储器单元阵列1009写入的数据、程序数据等各种数据进行输入输出。地址缓冲器1003临时地储存从逻辑部A输入的地址。对地址缓冲器1003分别连接行解码器1004和列解码器1005。行解码器1004根据从地址缓冲器1003输出的行地址来进行解码，列解码器1005根据从地址缓冲器1003输出的列地址来进行解码。检验感测放大器电路1006是消除/写入检验用的感测放大器，高速读出感测放大器电路1007是在读出数据时使用的读出用感测放大器。写入电路1008锁存经由输入输出电路1002输入的写入数据，进行数据写入的控制。电源电路10010包括生成在数据写入、消除、检验等时候使用的各种电压的电压发生电路和生成任意的电压值并供给到写入电路的电流修整电路10011等。

此外，图4～图6所示的结构是一个例子，本实施方式的半导体装置的结构不限定于此。

(动作)

接下来，说明存储器单元的基本动作的一个例子。作为存储器单元的动作，说明(1)读出动作、(2)消除动作、(3)写入动作这3个动作。但是，在这些动作的定义中有各种定义，特别是关于消除动作和写入动作，也有时定义为相反的动作。

(1)读出动作

例如，对控制栅极电极部CG侧的漏极区域MD提供1.2V左右的正电位，对控制栅极电极部CG提供1.2V左右的正电位，从而将控制栅极电极部CG下的沟道设为导通状态。然后，通过将存储器栅极电极部MG设为规定的电位(即，写入状态的阈值与消除状态的阈值的中间电位)，能够将所保持的电荷信息作为电流而读出。此处，通过将写入状态的阈值与消除状态的阈值的中间电位设定为0V，不需要在电源电路内使对存储器栅极电极部MG施加的电压升压，能够使读出高速化。

(2)消除动作

例如，对存储器栅极电极部MG施加12V的电压，对控制栅极电极部CG施加0V的电压，对存储器栅极电极部MG侧的源极区域MS施加0V，对控制栅极电极部CG侧的源极区域MS施加0V。由此，通过FN隧道现象从存储器栅极电极部MG侧向氮化硅膜(中层绝缘膜107、电荷累积部)注入空穴，从而消除所累积的电荷(此处，电子)(FN隧道消除方式)。但是，也可以将控制栅极电极部CG侧的漏极区域MD设为电开路状态。另外。也可以对控制栅极电极部CG施加1V左右的电位。

图7是示出从消除开始到消除结束的流程的图。如图7所示，施加消除脉冲而将空穴注入到氮化硅膜(中层绝缘膜107)中，从而进行消除，其后，通过检验动作验证存储器单元是否达到所期望的阈值。在未达到所期望的阈值的情况下，反复进行再次施加消除脉冲这样的序列。在达到所期望的阈值的情况下，消除结束。

此外，在第1次(N＝1)消除后进行检验之后，在进一步进行消除的情况下(N>1)的消除条件不一定需要与第1次消除条件相同。图8示出消除脉冲的第1例。如图8所示，在第1次消除(N＝1)中，将存储器栅极电极部MG设为13V，将控制栅极电极部CG设为0V，将漏极区域MD设为0V，将源极区域MS设为0V，将凸片F(半导体基板100)设为0V。另外，在第2次以后的消除(N>1)中，将存储器栅极电极部MG设为14V，将控制栅极电极部CG设为0V，将漏极区域MD设为0V，将源极区域MS设为0V，将凸片F(半导体基板100)设为0V。

图9示出消除脉冲的第2例。如图9所示，也可以对凸片F(半导体基板100)施加负电位。如图9所示，在第1次消除(N＝1)中，将存储器栅极电极部MG设为11V，将控制栅极电极部CG设为0V，将漏极区域MD设为－1V，将源极区域MS设为－1V，将凸片F(半导体基板100)设为－1V。另外，在第2次以后的消除(N>1)中，将存储器栅极电极部MG设为13V，将控制栅极电极部CG设为0V，将漏极区域MD设为－1V，将源极区域MS设为－1V，将凸片F(半导体基板100)设为－1V。在该情况下，相对于存储器栅极电极部MG与控制栅极电极部CG之间的电位差，存储器栅极电极部MG与凸片F(半导体基板100)之间的电位差变大。因此，容易将空穴注入到存储器栅极电极部MG下的氮化硅膜(中层绝缘膜107)中，能够高效地消除氮化硅膜(中层绝缘膜107)中的电子。

(3)写入动作

例如，对存储器栅极电极部MG施加9.5V的电压，对控制栅极电极部CG施加0.9V的电压，对存储器栅极电极部MG侧的源极区域MS施加5.7V，对控制栅极电极部CG侧的漏极区域MD施加比源极区域低的电位、例如0.3V。由此，在存储器栅极电极部MG的控制栅极电极部CG侧的端部集中地进行电子的注入。该注入方式被称为SSI(Source Side Hot Electron，源极侧热电子)注入方式。

图10是示出从写入开始到写入结束的流程的图。如图10所示，施加SSI脉冲而将注入电子到氮化硅膜(中层绝缘膜107)中，从而进行写入，其后，通过检验动作验证存储器单元是否达到所期望的阈值。在未达到所期望的阈值的情况下，反复进行再次施加SSI脉冲这样的序列。在达到所期望的阈值的情况下，写入结束。

此外，在第1次(N＝1)写入后进行检验之后进一步进行写入的情况下(N>1)的写入条件不一定需要与第1次写入条件相同。图11示出写入脉冲的第1例。如图11所示，在第1次写入(N＝1)中，将存储器栅极电极部MG设为9.5V，将控制栅极电极部CG设为0.9V，将源极区域MS设为5.7V，将漏极区域MD设为0.3V，将凸片F(半导体基板100)设为0V。另外，在第2次以后的消除(N>1)中，将存储器栅极电极部MG设为11V，将控制栅极电极部CG设为0.9V，将源极区域MS设为4.9V，将漏极区域MD设为0.3V，将凸片F(半导体基板100)设为0V。

图12示出写入脉冲的第2例。如图12所示，也可以对凸片F(半导体基板100)施加负电位。如图12所示，在第1次写入(N＝1)中，将存储器栅极电极部MG设为9.5V，将控制栅极电极部CG设为1.5V，将源极区域MS设为5.7V，将漏极区域MD设为0.3V，将凸片F(半导体基板100)设为－1V。另外，在第2次以后的消除(N>1)中，将存储器栅极电极部MG设为11V，将控制栅极电极部CG设为1.5V，将源极区域MS设为4.9V，漏极区域MD设为0.3V，将凸片F(半导体基板100)设为－1V。在该情况下，能够使漏极区域MD与凸片F(半导体基板100)之间的电位差、存储器栅极电极部MG与凸片F(半导体基板100)之间的电位差增大，所以能够实现写入速度的高速化。

这样，根据本实施方式，在控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部设置厚膜部CGIa，所以能够提高存储器单元的保留特性(电荷的保持特性)。

图13～图15是示出比较例的半导体装置的剖面图。在比较例的半导体装置中，控制栅极绝缘膜CGI在存储器栅极电极部MG侧的端部不具有厚膜部CGIa，膜厚大致均匀，在这一点上与图1的半导体装置有很大不同。此外，比较例的半导体装置不具有凸片，形成于半导体基板100的主表面。另外，在控制栅极电极部CG上，未形成盖状绝缘膜而形成金属硅化物膜SIL。在图13中，在与图1的半导体装置对应的部位，附加相同符号，省略其说明。此外，在图13～图15中，示意性地示出动作时的电子和空穴的分布状况。

如上所述，利用FN隧道消除方式，当通过FN隧道现象从存储器栅极电极部MG侧向氮化硅膜(中层绝缘膜107、电荷累积部)注入空穴时，在图13所示的比较例中，在存储器栅极电极部MG的角部，发生电场集中，通过该角部高效地注入空穴。

接下来，利用SSI注入方式(SSI写入方式)，当在存储器栅极电极部MG的控制栅极电极部CG侧的端部注入电子时，由于注入方式的不同，无法完全消除空穴。因此，如图14所示在存储器栅极电极部MG的控制栅极电极部CG侧的端部，电子和空穴的分布发生不匹配(mismatch)。换而言之，在氮化硅膜(中层绝缘膜107、电荷累积部)中产生电子局部存在的部位和空穴局部存在的部位。特别是，无法通过电子来盖写在存储器栅极电极部MG的角部被集中地注入了的空穴。

其后，局部存在的电子与局部存在的空穴发生对湮灭，从而无法维持规定的电子量。特别是，在存储器栅极电极部MG的角部，无法维持所需的电子量。这样，保留特性(保持特性)劣化(图15)。这样的保留特性的劣化能够通过加速试验(在高温例如150℃左右的环境下的放置)来确认。

进而，在采用凸片F构造的情况下，不仅凸片F的上表面，凸片F的侧面也作为沟道区域而作出贡献，所以在凸片F的侧面也可能发生电子和空穴的分布的不匹配。因此，由电子、空穴的局部存在导致的保留特性的劣化更大。例如，有时凸片的宽度是10nm左右，凸片的高度是40nm左右，在这样的情况下，凸片F的侧面的沟道区域比凸片F的上表面的沟道区域大，应对电子和空穴的分布的不匹配的对策是重要的。

与此相对地，在本实施方式中，如图1所示，在控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部设置厚膜部CGIa，所以在存储器栅极电极部MG的角部，能够更高效地注入电子，能够抑制电子和空穴的分布的不匹配。换而言之，能够通过在存储器栅极电极部MG的角部集中地注入电子来盖写在存储器栅极电极部MG的角部被集中地注入了的空穴。因此，能够缓和电子和空穴的分布的不匹配，能够提高保留特性。

进而，该厚膜部CGIa不仅形成于凸片F的上表面，还形成于凸片F的侧面，所以能够缓和电子和空穴的分布的不匹配。

图16是本实施方式的半导体装置的剖面图和俯视图。图16的(A)示出剖面图，(B)是在(A)的E－E部在水平方向上切断的俯视图。

图1所示的控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部的厚膜部CGIa如图16(B)所示，沿着凸片F的侧面地形成。

图17～图19示意性地示出本实施方式的半导体装置的水平剖面以及动作时的电子和空穴的分布状况。

如图17所示，利用FN隧道消除方式，当通过FN隧道现象从存储器栅极电极部MG侧向氮化硅膜(中层绝缘膜107、电荷累积部)注入空穴时，在存储器栅极电极部MG的角部发生电场集中，通过该角部高效地注入空穴。

接下来，通过SSI注入方式，在存储器栅极电极部MG的控制栅极电极部CG侧的端部注入电子。在该情况下，如图18所示，在控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部的厚膜部CGIa，产生来自存储器栅极电极部MG的热电子的注入电场，所以在存储器栅极电极部MG的角部，能够例如比图14所示的比较例的情况更高效地对角部注入电子。由此，能够缓和电子/空穴分布的不匹配，其后，即使局部存在的电子与局部存在的空穴发生对湮灭，也能够维持规定的电子量(图19)。例如，即使经过160℃左右的高温加速试验，也能够维持规定的电子量。这样，能够提高存储器单元的保留特性。

图20是示出阈值电位的变化与高温放置时间的关系的图。纵轴表示阈值电位的变化量(降低量，ΔVth[V])，横轴表示150℃下的放置时间[h]。曲线图(a)表示本实施方式的情况，曲线图(b)表示比较例(图14等)所示的情况。

如本实施方式那样，当在控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部设置了厚膜部CGIa的情况下，与未设置厚膜部的比较例的情况相比，可知保留特性提高。如上所述，在采用凸片构造的情况下，相对于沟道区域，凸片F的侧面所占据的比例变高，所以由电子/空穴分布的不匹配的缓和带来的保留特性的改善非常有用。这样，本实施方式的结构应用于凸片构造的存储器单元是有效果的。

此外，在图1等中，说明了具有形成存储器单元的存储器单元区域MA的半导体装置，但在半导体装置中，也可以除了存储器单元区域MA之外，还设置形成有外围电路的外围电路区域PA。在外围电路区域PA中，形成构成外围电路的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)。例如，能够将用于驱动图6的存储器单元阵列1009的各种电路作为外围电路形成于外围电路区域PA。

(外围晶体管的构造说明)

图21是示出本实施方式的半导体装置的剖面图。在图21中，示出形成于外围电路区域PA的外围晶体管(元件)的剖面。

如图21所示，外围晶体管具有配置于半导体基板100(凸片F)的上方的栅极电极部GE以及设置于栅极电极部GE的两侧的半导体基板100(凸片F)中的源极、漏极区域SD。凸片F由半导体基板100的上部构成，凸片F的平面形状是具有恒定的宽度(Y方向的长度)的线状(在X方向上具有长边的矩形形状)。栅极电极部GE以横穿过凸片F的方式，在Y方向(与A－A剖面部交叉的方向、纸面纵向)上延伸。

栅极电极部GE例如能够使用与控制栅极电极部CG同层的膜。另外，外围晶体管具有配置于栅极电极部GE与半导体基板100(凸片F)之间的栅极绝缘膜GI。栅极绝缘膜GI例如能够使用氧化硅膜。另外，作为栅极绝缘膜GI，也可以使用与控制栅极绝缘膜CGI同层的膜。但是，在栅极绝缘膜GI的端部，不需要设置厚膜部CGIa。

另外，在栅极电极部GE的侧壁部，形成由绝缘膜构成的侧壁绝缘膜SW。源极、漏极区域SD包括n⁺型半导体区域119b和n^－型半导体区域119a。n^－型半导体区域119a相对于栅极电极部GE的侧壁自匹配地形成。另外，n⁺型半导体区域119b相对于侧壁绝缘膜SW的侧面自匹配地形成，与n^－型半导体区域119a相比，接合深度较深并且杂质浓度较高。在该源极、漏极区域SD(n⁺型半导体区域119b)的上部，形成金属硅化物膜SIL。另外，在栅极电极部GE的上部，形成盖状绝缘膜CAP。

另外，在外围晶体管(盖状绝缘膜CAP)上，形成层间绝缘膜IL1、IL2、IL3、IL4。这些膜例如由氧化硅膜构成。此外，在图21中，虽然未图示，但在层间绝缘膜(IL1～IL4)中，也可以形成插销、布线。

[制法说明]

接下来，参照图22～图38，说明本实施方式的半导体装置的制造方法，并且，使该半导体装置的结构更明确。图22～图38是示出本实施方式的半导体装置的制造工序的剖面图。此外，图30在图的一部分包括俯视图。

首先，如图22、图23所示，作为半导体基板100，准备由具有例如1～10Ωcm左右的电阻率的p型的单晶硅构成的半导体基板。接下来，通过对半导体基板100进行热氧化来形成10nm左右的氧化硅膜HM1。接下来，在氧化硅膜HM1上，使用CVD(Chemical Vapor Deposition：化学气相生长)法等来沉积50nm左右的氮化硅膜HM2。接下来，通过使用光刻技术和干法蚀刻技术来蚀刻氧化硅膜HM1、氮化硅膜HM2和半导体基板100，形成元件分离槽。接下来，在包括元件分离槽的内部的氮化硅膜HM2上，使用CVD法等来沉积氧化硅膜，使用CMP(Chemical Mechanical Polishing：化学机械研磨)法等来去除元件分离槽的外部的氧化硅膜，从而在元件分离槽的内部埋入氧化硅膜等绝缘膜。这样的元件分离法被称为STI(Shallow Trench Isolation，浅沟槽隔离)法。该元件分离区域103是具有恒定的宽度(Y方向的长度)的线状(在X方向上具有长边的矩形形状)。多个线状的元件分离区域103在Y方向上隔出恒定的间隔(间距)地配置。

其后，通过蚀刻绝缘膜的表面，使元件分离区域103的表面后退。由此，元件分离区域103间的半导体基板100的上部成为凸部(长方体状的凸部)。该凸部成为凸片F(参照图4的影线部)。即，交替地配置线状的元件分离区域103和线状的凸片F。此外，在外围电路区域PA中，也形成线状的凸片F。

此时，优选以将形成于元件分离区域103上的存储器栅极电极部MG的底面配置得比凸片F的高度(凸片F的上表面与元件分离区域103的上表面的高低差)的一半的位置更靠上侧的方式，调整凸片F的宽度、元件分离区域103的宽度、深度、存储器栅极电极部MG的厚度等。这样，通过将存储器栅极电极部MG的底面配置得比凸片F的高度的一半更靠上侧，能够通过来自存储器栅极电极部MG的热电子的注入电场而在存储器栅极电极部MG的角部更高效地注入电子。

接下来，去除氮化硅膜HM2，将氧化硅膜HM1作为直通(through)膜，将p型杂质(例如硼(B)等)进行离子注入。由此，在凸片F(半导体基板100(凸片F))中导入p型杂质。将p型杂质的导入区域称为p型阱(未图示)。也可以通过在未图示的区域将n型杂质进行离子注入而形成n型阱。

接下来，如图24、图25所示，通过湿法蚀刻去除氧化硅膜HM1之后，在半导体基板100(凸片F)上形成绝缘膜104。该绝缘膜104成为控制栅极绝缘膜CGI和栅极绝缘膜GI。例如，在半导体基板100(凸片F)上，通过热氧化而形成2nm左右的氧化硅膜。接下来，在绝缘膜104(CGI、GI)上形成控制栅极电极部CG、栅极电极部GE用的多晶硅膜105。例如，在绝缘膜104(CGI、GI)和元件分离区域103上，使用CVD法等来形成70nm左右的多晶硅膜105(CG、GE)。接下来，在多晶硅膜105(CG、GE)上形成盖状绝缘膜CAP。例如，在多晶硅膜105(CG、GE)上，使用CVD法等来形成20nm左右的氮化硅膜。

接下来，如图26、图27所示，使用光刻技术和干法蚀刻技术，去除区域MMA的绝缘膜104与多晶硅膜105的层叠膜。由此，在区域CCA中，残存绝缘膜104(CGI、GI)与多晶硅膜105的层叠膜。然后，在该侧面(在区域MMA中露出的侧面)，绝缘膜104(CGI、GI)和多晶硅膜105(CG、GE)露出。

接下来，图28、图29所示，通过进行热氧化，在绝缘膜104(CGI、GI)的端部(上述露出部)形成厚膜部CGIa。图30的(A)示出剖面图，(B)是在(A)的E－E部在水平方向上切断的俯视图。图1所示的厚膜部CGIa如图16(B)所示，也沿着凸片F的侧面形成。厚膜部CGIa是鸟喙形状，Z方向的膜厚随着向存储器栅极电极部MG侧而缓缓变大。换而言之，厚膜部CGIa的膜厚大于绝缘膜104(CGI、GI)的与存储器栅极电极部MG侧相反的一侧的端部的膜厚(在图30中，T1>T2)。

接下来，如图31、图32所示，形成绝缘膜ONO(106、107、108)。首先，在包括控制栅极电极部CG的半导体基板100(凸片F)上，作为下层绝缘膜106，例如形成氧化硅膜。例如通过热氧化法，按4nm左右的膜厚形成该氧化硅膜。此外，也可以使用CVD法等来形成氧化硅膜。接下来，在下层绝缘膜106上，作为中层绝缘膜107，例如通过CVD法等按7nm左右的膜厚沉积氮化硅膜。该中层绝缘膜107成为存储器单元的电荷累积部。接下来，在中层绝缘膜107上，形成上层绝缘膜108。接下来，在中层绝缘膜107上，作为上层绝缘膜108，例如通过CVD法等按9nm左右的膜厚沉积氧化硅膜。

接下来，在绝缘膜ONO(106、107、108)上形成成为存储器栅极电极部MG的导电性膜109。例如，在绝缘膜ONO(106、107、108)上，作为导电性膜109，使用CVD法等来沉积40nm左右的多晶硅膜。

接下来，如图33、图34所示，在控制栅极电极部CG的侧壁部，形成边壁状的存储器栅极电极部MG。

例如，对多晶硅膜进行回蚀。在该回蚀工序中，针对多晶硅膜通过各向异性的干法蚀刻去除从其表面起的规定的膜厚。通过该工序，能够在控制栅极电极部CG的侧壁部，隔着绝缘膜ONO使多晶硅膜边壁状(侧壁膜状)地残存。此外，在区域CCA的两侧残存多晶硅膜，其中的一方成为存储器栅极电极部MG。此外，使用光刻技术和干法蚀刻技术来去除另一方的边壁状的多晶硅膜。此外，为了提高存储器栅极的加工性，也可以设置虚拟栅极形成区域。例如，在存储器阵列的端部，即使形成存储器单元，特性也有可能发生偏差。例如，上述多晶硅膜的尺寸发生偏差，存储器单元的特性发生偏差。因此，也可以将这样的存储器阵列的端部设为虚拟栅极形成区域，将形成于控制栅极电极部CG的两端部的多晶硅膜设为虚拟栅极，进行控制以避免对存储器单元的动作作出贡献。

接下来，将存储器栅极电极部MG作为掩模，蚀刻绝缘膜ONO(106、107、108)。由此，在存储器栅极电极部MG与半导体基板100(凸片F)之间以及控制栅极电极部CG与存储器栅极电极部MG之间残存绝缘膜ONO(106、107、108)。

接下来，如图35、图36所示，在存储器单元区域MA和外围电路区域PA中，形成栅极绝缘膜GI和栅极电极部GE。例如，使用光刻技术和干法蚀刻技术，对外围电路区域PA的绝缘膜104(GI)、多晶硅膜105(GE)和盖状绝缘膜CAP进行加工。

接下来，在存储器单元区域MA中，形成源极区域MS和漏极区域MD，在外围电路区域PA中，形成源极、漏极区域SD。

例如，将存储器栅极电极部MG和控制栅极电极部CG作为掩模，在半导体基板100(凸片F)中注入砷(As)或者磷(P)等n型杂质，从而形成n^－型半导体区域111a、119a。此时，n^－型半导体区域111a与存储器栅极电极部MG的侧壁自匹配地形成。另外，n^－型半导体区域119a与控制栅极电极部CG的侧壁自匹配地形成。另外，将栅极电极部GE作为掩模，在半导体基板100(凸片F)中注入砷(As)或者磷(P)等n型杂质，从而形成n^－型半导体区域119a。此时，n^－型半导体区域119a与栅极电极部GE的侧壁自匹配地形成。

接下来，在存储器栅极电极部MG、控制栅极电极部CG和栅极电极部GE的侧壁部，形成边壁膜(侧壁绝缘膜)SW。例如，在包括存储器栅极电极部MG、控制栅极电极部CG和栅极电极部GE上的半导体基板100(凸片F)上，使用CVD法等来沉积氧化硅膜。针对该氧化硅膜通过各向异性的干法蚀刻去除从其表面起的规定的膜厚，从而形成边壁膜SW。接下来，将存储器栅极电极部MG、控制栅极电极部CG、栅极电极部GE和侧壁绝缘膜SW作为掩模，在半导体基板100(凸片F)中注入砷(As)或者磷(P)等n型杂质，从而形成n⁺型半导体区域111b、119b。此时，n⁺型半导体区域111b、119b与边壁膜SW自匹配地形成。该n⁺型半导体区域111b与n^－型半导体区域111a相比杂质浓度更高，接合的深度更深。另外，n⁺型半导体区域119b与n^－型半导体区域119a相比杂质浓度更高，接合的深度更深。通过该工序，形成包括n^－型半导体区域111a和n⁺型半导体区域111b的源极区域MS，并形成包括n^－型半导体区域119a和n⁺型半导体区域119b的漏极区域MD。另外，形成包括n^－型半导体区域119a和n⁺型半导体区域119b的源极、漏极区域SD。

接下来，在存储器栅极电极部MG、源极区域MS、漏极区域MD和源极、漏极区域SD上，使用自对准硅化物技术，形成金属硅化物膜SIL。

例如，在存储器栅极电极部MG、源极区域MS、漏极区域MD和源极、漏极区域SD上形成金属膜(未图示)，对半导体基板100(凸片F)实施热处理，从而使存储器栅极电极部MG、源极区域MS、漏极区域MD和源极、漏极区域SD与上述金属膜发生反应。由此，形成金属硅化物膜SIL。上述金属膜例如由镍(Ni)、镍－铂(Pt)合金等构成，能够使用喷镀法等来形成。接下来，去除未反应的金属膜。通过该金属硅化物膜SIL，能够使扩散电阻、接触电阻等低电阻化。

其后，如图37、图38所示，在控制栅极电极部CG、存储器栅极电极部MG、栅极电极部GE等的上方，作为层间绝缘膜IL1，使用CVD法等来沉积氧化硅膜IL1。接下来，在该氧化硅膜IL1中形成插销P1，进而，在插销P1上形成布线M1。插销P1例如能够通过在层间绝缘膜IL1中的接触空穴内埋入导电性膜而形成。另外，布线M1例如能够通过在层间绝缘膜IL2中的布线槽内埋入导电性膜而形成。其后，通过反复进行层间绝缘膜、插销和布线的形成工序，能够形成层间绝缘膜IL3、IlL4、插销P2、布线M1。

通过以上的工序，能够形成本实施方式的半导体装置。

(实施方式2)

在实施方式1的半导体装置中，将控制栅极绝缘膜CGI的厚膜部设为单层膜(单层的热氧化膜)，但也可以将控制栅极绝缘膜CGI的厚膜部设为层叠膜(例如，热氧化膜与沉积膜(deposit film)的层叠膜)。

以下，参照附图，说明本实施方式的半导体装置的构造。

[构造说明]

本实施方式的半导体装置具有形成于存储器单元区域MA的存储器单元(存储器晶体管、控制晶体管)和形成于外围电路区域PA的外围晶体管(参照图55)。

(存储器单元的构造说明)

图39～图41是示出本实施方式的半导体装置的剖面图。控制栅极绝缘膜CGI的厚膜部CGIa由层叠膜构成这一点和控制栅极电极部CG由层叠膜构成这一点与实施方式1(参照图1等)的情况不同。以下，主要详细说明与实施方式1的不同点。

如图39～图41所示，存储器单元(存储器元件)包括具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管。

具体来说，存储器单元具有配置于半导体基板100(凸片F)的上方的控制栅极电极部CG以及配置于半导体基板100(凸片F)的上方并且与控制栅极电极部CG相邻的存储器栅极电极部MG。

控制栅极电极部CG和存储器栅极电极部MG隔着栅极绝缘膜地配置于长方体状的凸片F上。凸片F由半导体基板100(凸片F)的上部构成，凸片F的平面形状是具有恒定的宽度(Y方向的长度)的线状(在X方向上具有长边的矩形形状)。

控制栅极电极部CG与存储器栅极电极部MG以横穿过凸片F的方式，在Y方向(与A－A剖面部交叉的方向、纸面纵向)上延伸(参照图4)。

存储器栅极电极部MG例如由多晶硅膜构成。

另外，控制栅极电极部CG包括硅锗膜105a和其上的多晶硅膜105b的层叠膜。此处，硅锗膜105a的存储器栅极电极部MG侧的端部相比多晶硅膜105b的存储器栅极电极部MG侧的端部而后退。即，在多晶硅膜105b的存储器栅极电极部MG侧的端部下，有硅锗膜105a的凹处(凹部、切痕，参照图46的R)。然后，绝缘膜ONO(106、107、108)中的下层绝缘膜106的一部分进入到该凹处。由106a表示进入到凹处的下层绝缘膜的部分。换而言之，在多晶硅膜105b的存储器栅极电极部MG侧的端部下，没有硅锗膜105a，配置下层绝缘膜的一部分106a。

另外，还具有配置于存储器栅极电极部MG与半导体基板100(凸片F)之间的绝缘膜ONO(106、107、108)以及配置于控制栅极电极部CG与半导体基板100(凸片F)之间的控制栅极绝缘膜CGI。

绝缘膜ONO例如包括下层绝缘膜106、其上的中层绝缘膜107和其上的上层绝缘膜108。

控制栅极绝缘膜CGI在存储器栅极电极部MG侧的端部具有厚膜部CGIa。并且，该厚膜部CGIa由层叠膜构成。即，厚膜部CGIa由第1绝缘膜部和其上的第2绝缘膜部的层叠膜构成。第1绝缘膜部是在控制栅极电极部CG与半导体基板100(凸片F)之间，在半导体基板100(凸片F)上按大致相同程度的膜厚配置的绝缘膜104的存储器栅极电极部MG侧的端部的部分。第2绝缘膜部是作为配置于存储器栅极电极部MG与半导体基板100(凸片F)之间的绝缘膜ONO(106、107、108)中的下层绝缘膜106的一部分的、控制栅极电极部CG侧的端部的部分106a。该部分106a配置为在下层绝缘膜106的纵部(垂直部)的下部潜入到控制栅极电极部CG的下部。

这样，通过使控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部的膜厚增大，如在实施方式1中说明了的那样，能够提高存储器单元的保留特性(电荷的保持特性)。

另外，存储器单元还具有形成于半导体基板100的凸片F中的漏极区域MD和源极区域MS。另外，在漏极区域MD(n⁺型半导体区域119b)、源极区域MS(n⁺型半导体区域111b)等的上部，形成金属硅化物膜SIL。另外，在存储器栅极电极部MG的上部，形成金属硅化物膜SIL。另外，在控制栅极电极部CG的上部，形成盖状绝缘膜CAP。盖状绝缘膜CAP例如由氮化硅膜构成。

另外，在存储器单元上，形成层间绝缘膜(IL1、IL2、IL3、IL4)。在这些膜中形成插销(P1、P2)、布线(M1、M2)。

此外，在上述存储器单元中，存储器阵列的结构(图4～图6)和存储器单元的动作(图7～图12)与实施方式1的情况相同，所以省略其说明。

另外，在半导体装置中，也可以除存储器单元区域MA之外，还设置形成有外围电路的外围电路区域PA。形成于该外围电路区域PA的外围晶体管的构造与实施方式1的情况相同，所以省略其说明(参照图21)。

[制法说明]

接下来，参照图42～图55，说明本实施方式的半导体装置的制造方法，并且使得该半导体装置的结构更明确。图42～图55是示出本实施方式的半导体装置的制造工序的剖面图。此外，主要详细说明与实施方式1的不同点。

首先，如图42、图43所示，将氧化硅膜HM1和氮化硅膜HM2作为掩模，蚀刻半导体基板100，从而形成元件分离槽。接下来，在元件分离槽的内部埋入氧化硅膜等绝缘膜，蚀刻绝缘膜的表面，从而使元件分离区域103的表面后退。由此，能够形成凸片F(参照图4的影线部)。此时，形成于元件分离区域103上的存储器栅极电极部MG的底面优选位于比凸片F的高度的一半的位置更靠上侧的位置。此外，在外围电路区域PA中，也形成凸片F。

接下来，去除氮化硅膜HM2，将氧化硅膜HM1设为直通膜，将p型杂质(例如硼(B)等)进行离子注入，形成p型阱(未图示)。

接下来，如图44、图45所示，在去除氧化硅膜HM1之后，在半导体基板100(凸片F)上，例如通过热氧化而形成成为控制栅极绝缘膜CGI和栅极绝缘膜GI的绝缘膜104(CGI、GI)。

接下来，在绝缘膜104上形成控制栅极电极部CG、栅极电极部GE用的导电性膜。例如，形成8nm左右的膜厚的硅锗膜105a与60nm左右的膜厚的多晶硅膜105b的层叠膜。即，控制栅极电极部CG包括硅锗膜105a与多晶硅膜105b。另外，栅极电极部GE包括硅锗膜105a与多晶硅膜105b。这些膜例如使用CVD法等来形成。接下来，在多晶硅膜105b上形成盖状绝缘膜CAP。例如，在多晶硅膜105b上，使用CVD法等来形成20nm左右的氮化硅膜。

接下来，如图46、图47所示，使用光刻技术和干法蚀刻技术来去除区域MMA的绝缘膜104、硅锗膜105a、多晶硅膜105b和盖状绝缘膜CAP。由此，在区域MMA中露出的侧面，硅锗膜105a和多晶硅膜105b露出。接下来，通过湿法蚀刻选择性地将硅锗膜105a蚀刻8nm左右。由此，在多晶硅膜105b下形成凹处R。

接下来，如图48、图49所示，形成绝缘膜ONO(106、107、108)。首先，在包括控制栅极电极部CG的半导体基板100(凸片F)上，作为下层绝缘膜106，例如形成氧化硅膜。例如通过CVD法等，按4nm左右的膜厚形成该氧化硅膜。此处，在多晶硅膜105b的下方的凹处R内也形成作为下层绝缘膜106的氧化硅膜。因此，在控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部，层叠绝缘膜104与作为下层绝缘膜106的氧化硅膜。如上所述，绝缘膜104是例如通过热氧化法而形成的氧化硅膜(热氧化膜)，层叠于其上的下层绝缘膜106是通过沉积法而形成的氧化硅膜(沉积膜)。

接下来，在下层绝缘膜106上，作为中层绝缘膜107，例如通过CVD法等按7nm左右的膜厚沉积氮化硅膜。该中层绝缘膜107成为存储器单元的电荷累积部。接下来，在中层绝缘膜107上，形成上层绝缘膜108。接下来，在中层绝缘膜107上，作为上层绝缘膜108，例如通过CVD法等按9nm左右的膜厚沉积氧化硅膜。

接下来，在绝缘膜ONO(106、107、108)上形成成为存储器栅极电极部MG的导电性膜109。例如，在绝缘膜ONO(106、107、108)上，作为导电性膜109，使用CVD法等来沉积40nm左右的多晶硅膜105b。

接下来，如图50、图51所示，在控制栅极电极部CG的侧壁部，形成边壁状的存储器栅极电极部MG。例如，针对多晶硅膜105b通过各向异性的干法蚀刻去除从其表面起的规定的膜厚。

接下来，如图52、图53所示，在外围电路区域PA中，形成栅极绝缘膜GI和栅极电极部GE。例如，使用光刻技术和干法蚀刻技术来对外围电路区域PA的绝缘膜104(GI)、多晶硅膜105b、硅锗膜105a和盖状绝缘膜CAP进行加工。由此，形成包括硅锗膜105a与多晶硅膜105b的层叠膜的栅极电极部GE。

接下来，在存储器单元区域MA中，形成源极区域MS和漏极区域MD，在外围电路区域PA中，形成源极、漏极区域SD。这些区域能够与实施方式1同样地形成。

接下来，在存储器栅极电极部MG、源极区域MS、漏极区域MD和源极、漏极区域SD上，使用自对准硅化物技术，形成金属硅化物膜SIL。金属硅化物膜SIL能够与实施方式1同样地形成。

其后，如图54、图55所示，在控制栅极电极部CG、存储器栅极电极部MG、栅极电极部GE等的上方，形成层间绝缘膜(IL1、IL2、IL3、IL4)、插销(P1、P2)和布线(M1、M2)。层间绝缘膜、插销和布线能够与实施方式1同样地形成。

通过以上的工序，能够形成本实施方式的半导体装置。

(实施方式3)

在实施方式1的半导体装置中，通过与控制栅极电极部CG相同膜构成外围晶体管的栅极电极部GE，但也可以通过与控制栅极电极部CG不同的膜构成外围晶体管的栅极电极部GE。

以下，参照附图，说明本实施方式的半导体装置的构造。

[构造说明]

本实施方式的半导体装置具有形成于存储器单元区域MA的存储器单元(存储器晶体管、控制晶体管)以及形成于外围电路区域PA的外围晶体管。

(存储器单元的构造说明)

图56～图58是示出本实施方式的半导体装置的剖面图。在控制栅极电极部CG上配置盖状绝缘膜CAP配置而配置金属硅化物膜SIL这一点与实施方式1不同。

如图56～图58所示，存储器单元(存储器元件)包括具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管。

具体来说，存储器单元具有配置于半导体基板100(凸片F)的上方的控制栅极电极部CG以及配置于半导体基板100(凸片F)的上方并且与控制栅极电极部CG相邻的存储器栅极电极部MG。

控制栅极电极部CG和存储器栅极电极部MG隔着栅极绝缘膜地配置于长方体状的凸片F上。凸片F由半导体基板100(凸片F)的上部构成，凸片F的平面形状是具有恒定的宽度(Y方向的长度)的线状(在X方向上具有长边的矩形形状)。

控制栅极电极部CG与存储器栅极电极部MG以横穿过凸片F的方式，在Y方向(与A－A剖面部交叉的方向、纸面纵向)上延伸(参照图4)。

存储器栅极电极部MG和控制栅极电极部CG例如由多晶硅膜构成。

然后，在控制栅极电极部CG与半导体基板100(凸片F)之间，配置控制栅极绝缘膜CGI。该控制栅极绝缘膜CGI例如由氧化硅膜构成。然后，该控制栅极绝缘膜CGI在存储器栅极电极部MG侧的端部具有厚膜部CGIa。

这样，通过使控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部的膜厚增大，如在实施方式1中说明了的那样，能够提高存储器单元的保留特性(电荷的保持特性)。

存储器单元还具有配置于存储器栅极电极部MG与半导体基板100(凸片F)之间的绝缘膜ONO(106、107、108)。

另外，存储器单元还具有形成于半导体基板100的凸片F中的漏极区域MD和源极区域MS。另外，在漏极区域MD(n⁺型半导体区域119b)、源极区域MS(n⁺型半导体区域111b)等的上部，形成金属硅化物膜SIL。另外，在存储器栅极电极部MG和控制栅极电极部CG的上部，形成金属硅化物膜SIL。

另外，在存储器单元上，形成层间绝缘膜(IL1、IL2、IL3、IL4)。在这些膜中形成插销(P1、P2)、布线(M1、M2)。

此外，在上述存储器单元中，存储器阵列的结构(图4～图6)和存储器单元的动作(图7～图12)与实施方式1的情况相同，所以省略其说明。

另外，在半导体装置中，也可以除存储器单元区域MA之外，还设置形成有外围电路的外围电路区域PA。以下说明形成于该外围电路区域PA的外围晶体管的构造。

图59是示出本实施方式的半导体装置的剖面图。在图59中，示出形成于外围电路区域PA的外围晶体管的剖面。

如图59所示，外围晶体管具有配置于半导体基板100(凸片F)的上方的栅极电极部GE以及设置于栅极电极部GE的两侧的半导体基板100(凸片F)中的源极、漏极区域SD。凸片F由半导体基板100的上部构成，凸片F的平面形状是具有恒定的宽度(Y方向的长度)的线状(在X方向上具有长边的矩形形状)。栅极电极部GE以横穿过凸片F的方式，在Y方向(与A－A剖面部交叉的方向、纸面纵向)上延伸。

栅极电极部GE例如能够使用与控制栅极电极部CG不同的膜。另外，外围晶体管具有配置于栅极电极部GE与半导体基板100(凸片F)之间的栅极绝缘膜GI。栅极绝缘膜GI能够使用与控制栅极绝缘膜CGI不同的膜。

例如，作为栅极绝缘膜GI，能够使用热氧化膜与high-k绝缘膜的层叠膜。另外，作为栅极电极部GE，能够形成金属电极膜。作为金属电极膜，能够使用由氮化钽/钛/铝构成的层叠膜。这样，也可以作为栅极绝缘膜GI，使用具有高介电常数膜的绝缘膜，作为栅极电极部GE，使用具有金属膜或者金属化合物膜的导电性膜。

另外，在形成于层间绝缘膜IL0的凹部的底面和侧壁形成栅极绝缘膜GI。另外，栅极电极部GE隔着栅极绝缘膜GI埋入到上述凹部的内部。

另外，在栅极电极部GE的侧壁部，形成由绝缘膜构成的侧壁绝缘膜SW。源极、漏极区域SD包括n⁺型半导体区域119b和n^－型半导体区域119a。n^－型半导体区域119a相对于栅极电极部GE的侧壁自匹配地形成。另外，n⁺型半导体区域119b相对于侧壁绝缘膜SW的侧面自匹配地形成，与n^－型半导体区域119a相比，接合深度较深并且杂质浓度较高。在该源极、漏极区域SD(n⁺型半导体区域119b)的上部，形成金属硅化物膜SIL。

另外，在外围晶体管(盖状绝缘膜CAP)上，形成层间绝缘膜IL1、IL2、IL3、IL4。这些膜例如由氧化硅膜构成。此外，在图59中，虽然未图示，但在层间绝缘膜(IL1～IL4)中，也可以形成插销、布线。

[制法说明]

接下来，参照图60～图85，说明本实施方式的半导体装置的制造方法，并且，使得该半导体装置的结构更明确。图60～图85是示出本实施方式的半导体装置的制造工序的剖面图。此外，主要详细说明与实施方式1的不同点。

首先，如图60、图61所示，将氧化硅膜HM1和氮化硅膜HM2作为掩模，蚀刻半导体基板100，从而形成元件分离槽。接下来，在元件分离槽的内部埋入氧化硅膜等绝缘膜，蚀刻绝缘膜的表面，从而使元件分离区域103的表面后退。由此，能够形成凸片F(参照图4的影线部)。此时，形成于元件分离区域103上的存储器栅极电极部MG的底面优选位于比凸片F的高度的一半的位置更靠上侧的位置。此外，在外围电路区域PA中，也形成凸片F。

接下来，去除氮化硅膜HM2，将氧化硅膜HM1设为直通膜，将p型杂质(例如硼(B)等)进行离子注入，形成p型阱(未图示)。

接下来，如图62、图63所示，在去除氧化硅膜HM1之后，在半导体基板100(凸片F)上，例如通过热氧化而形成成为控制栅极绝缘膜CGI和栅极绝缘膜GI的绝缘膜104。

接下来，在绝缘膜104上使用CVD法等来形成控制栅极电极部CG、栅极电极部GE用的多晶硅膜105。接下来，在多晶硅膜105上，作为绝缘膜IF1，使用CVD法等来形成30nm左右的膜厚的氮化硅膜。

接下来，如图64、图65所示，使用光刻技术和干法蚀刻技术来去除区域MMA的绝缘膜104、多晶硅膜105和绝缘膜IF1并进行热氧化，从而在区域MMA中，在露出于侧面的绝缘膜104的端部形成厚膜部CGIa。

接下来，如图66、图67所示，形成绝缘膜ONO(106、107、108)。绝缘膜ONO能够与实施方式1同样地形成。

接下来，在绝缘膜ONO(106、107、108)上形成成为存储器栅极电极部MG的导电性膜(多晶硅膜)109。

接下来，如图68、图69所示，在区域CCA的绝缘膜104与多晶硅膜105的层叠膜(控制栅极电极部CG)的侧壁部，形成边壁状的存储器栅极电极部MG。例如，针对多晶硅膜通过各向异性的干法蚀刻去除从其表面起的规定的膜厚。

接下来，通过在存储器单元区域MA的区域MMA的半导体基板100(凸片F)中注入砷(As)或者磷(P)等n型杂质，形成n^－型半导体区域111a。接下来，在存储器栅极电极部MG的侧壁部，形成边壁膜(侧壁绝缘膜)SW，在区域MMA的半导体基板100(凸片F)中注入砷(As)或者磷(P)等n型杂质，从而形成n⁺型半导体区域111b。通过该工序，形成包括n^－型半导体区域111a和n⁺型半导体区域111b的源极区域MS。

接下来，形成埋入存储器单元区域MA的区域MMA的埋入绝缘膜BL。例如，在半导体基板100的整个面上，作为埋入绝缘膜BL，形成氧化硅膜、具体来说SOG(Spin On Glass，旋涂玻璃)膜。SOG膜的湿法蚀刻率大，适合用作埋入绝缘膜BL。

接下来，如图70、图71所示，使用CMP法等来去除SOG膜的上部，直至存储器栅极电极部MG露出为止。例如，SOG膜的表面高度是从半导体基板100的表面起50nm左右。通过调整SOG膜的表面高度，在后述的n型杂质的注入工序中，容易进行其控制。

接下来，如图72、图73所示，在半导体基板100的整个面上，作为盖状绝缘膜CAP，使用CVD法等来形成氮化硅膜。接下来，如图74、图75所示，去除存储器单元区域MA的盖状绝缘膜CAP，对绝缘膜104与多晶硅膜105进行加工，从而形成控制栅极电极部CG。由此，漏极区域MD的形成区域露出。此时，在外围电路区域PA中，也通过对绝缘膜104、多晶硅膜105和盖状绝缘膜CAP进行加工而形成这些层叠膜(一次栅极电极部)。

接下来，如图76、图77所示，通过在区域CCA和外围电路区域PA的半导体基板100(凸片F)中注入砷(As)或者磷(P)等n型杂质，形成n^－型半导体区域119a。接下来，在控制栅极电极部CG和外围电路区域PA的上述层叠膜(一次栅极电极部)的侧壁部，形成边壁膜(侧壁绝缘膜)SW。接下来，通过在区域CCA和外围电路区域PA的半导体基板100(凸片F)中注入砷(As)或者磷(P)等n型杂质，形成n⁺型半导体区域119b。通过该工序，形成包括n^－型半导体区域119a和n⁺型半导体区域119b的漏极区域MD。另外，形成包括n^－型半导体区域119a和n⁺型半导体区域119b的源极、漏极区域SD。

接下来，在存储器栅极电极部MG、控制栅极电极部CG、源极区域MS、漏极区域MD和源极、漏极区域SD上，使用自对准硅化物技术，形成金属硅化物膜SIL。金属硅化物膜SIL能够与实施方式1同样地形成。

接下来，如图78、图79所示，在控制栅极电极部CG、存储器栅极电极部MG和外围电路区域PA的上述层叠膜(一次栅极电极部)的上方，作为层间绝缘膜IL0，使用CVD法等来沉积氧化硅膜。接下来，使用CMP法等来去除该氧化硅膜IL0的上部，直至盖状绝缘膜CAP露出为止。

接下来，通过蚀刻去除盖状绝缘膜CAP和外围电路区域PA的多晶硅膜105和绝缘膜104。通过该工序，在外围晶体管的栅极电极部形成区域设置凹部(槽)(参照图81)。

接下来，如图80、图81所示，在上述凹部，形成外围晶体管的栅极绝缘膜GI。例如，栅极绝缘膜GI包括热氧化膜与high-k绝缘膜的层叠膜。例如，通过对上述凹部的底面进行热氧化，形成1nm左右的膜厚的氧化硅膜，进而，作为high-k绝缘膜，使用CVD法等在氧化硅膜上和上述凹部的侧壁形成5nm左右的膜厚的Hf氧化膜。

接下来，在栅极绝缘膜GI上，形成成为栅极电极部GE的金属电极膜。例如，在栅极绝缘膜GI上，作为阻挡膜(未图示)而形成氮化钛膜之后，在该氮化钛膜上沉积金属电极膜。作为金属电极膜，能够使用由氮化钽/钛/铝构成的20nm左右的膜厚的层叠膜。例如能够通过喷镀法等形成这些膜。此外，在作为外围晶体管而形成p沟道型MISFET的情况下，作为金属电极膜，能够使用由氮化钽/氮化钛/氮化钽构成的20nm左右的膜厚的层叠膜。

接下来，如图82、图83所示，使用CMP法等来去除热氧化膜与high-k绝缘膜的层叠膜以及金属电极膜，直至层间绝缘膜IL0的表面露出为止。通过该工序，在上述凹部，形成栅极绝缘膜GI和栅极电极部GE。这样的栅极绝缘膜GI和栅极电极部GE的结构部被称为high-k/金属构造。

其后，如图84、图85所示，在控制栅极电极部CG、存储器栅极电极部MG、栅极电极部GE等的上方，形成层间绝缘膜(IL1、IL2、IL3、IL4)、插销(P1、P2)和布线(M1、M2)。层间绝缘膜、插销和布线能够与实施方式1同样地形成。

通过以上的工序，能够形成本实施方式的半导体装置。

(实施方式4)

在实施方式1的半导体装置中，将控制栅极绝缘膜CGI设为单层的热氧化膜，但也可以将控制栅极绝缘膜CGI的平坦部和厚膜部设为不同的膜(热氧化膜和沉积膜)。

以下，参照附图，说明本实施方式的半导体装置的构造。

[构造说明]

本实施方式的半导体装置具有形成于存储器单元区域MA的存储器单元(存储器晶体管、控制晶体管)以及形成于外围电路区域PA的外围晶体管(参照图108)。

(存储器单元的构造说明)

图86～图88是示出本实施方式的半导体装置的剖面图。

如图86～图88所示，存储器单元(存储器元件)包括具有控制栅极电极部CG的控制晶体管和具有存储器栅极电极部MG的存储器晶体管。

具体来说，存储器单元具有配置于半导体基板100(凸片F)的上方的控制栅极电极部CG以及配置于半导体基板100(凸片F)的上方并且与控制栅极电极部CG相邻的存储器栅极电极部MG。

控制栅极电极部CG和存储器栅极电极部MG隔着栅极绝缘膜配置于长方体状的凸片F上。凸片F由半导体基板100(凸片F)的上部构成，凸片F的平面形状是具有恒定的宽度(Y方向的长度)的线状(在X方向上具有长边的矩形形状)。

控制栅极电极部CG与存储器栅极电极部MG以横穿过凸片F的方式，在Y方向(与A－A剖面部交叉的方向、纸面纵向)上延伸(参照图4)。

存储器栅极电极部MG和控制栅极电极部CG例如由多晶硅膜构成。

然后，在控制栅极电极部CG与半导体基板100(凸片F)之间，配置控制栅极绝缘膜CGI。该控制栅极绝缘膜CGI具有膜厚大致相同的平坦部(横部)以及比平坦部的膜厚厚并且位于存储器栅极电极部MG侧的端部的厚膜部CGIa。

这样，通过使控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部的膜厚增大，如在实施方式1中说明了的那样，能够提高存储器单元的保留特性(电荷的保持特性)。

存储器单元还具有配置于存储器栅极电极部MG与半导体基板100(凸片F)之间的绝缘膜ONO(106、107、108)。

另外，存储器单元还具有形成于半导体基板100的凸片F中的漏极区域MD和源极区域MS。另外，在漏极区域MD(n⁺型半导体区域119b)、源极区域MS(n⁺型半导体区域111b)等的上部，形成金属硅化物膜SIL。另外，在存储器栅极电极部MG和控制栅极电极部CG的上部，形成金属硅化物膜SIL。

另外，在存储器单元上，形成层间绝缘膜(IL1、IL2、IL3、IL4)。在这些膜中形成插销(P1、P2)、布线(M1、M2)。

此外，在上述存储器单元中，存储器阵列的结构(图4～图6)和存储器单元的动作(图7～图12)与实施方式1的情况相同，所以省略其说明。

另外，在半导体装置中，也可以除存储器单元区域MA之外，还设置形成有外围电路的外围电路区域PA。形成于该外围电路区域PA的外围晶体管的构造与实施方式1的情况相同，所以省略其说明(参照图21)。

[制法说明]

接下来，参照图89～图108，说明本实施方式的半导体装置的制造方法，并且，使得该半导体装置的结构更明确。图89～图108是示出本实施方式的半导体装置的制造工序的剖面图。此外，主要详细说明与实施方式1的不同点。

首先，如图89、图90所示，将氧化硅膜HM1和氮化硅膜HM2作为掩模，蚀刻半导体基板100，从而形成元件分离槽。接下来，在元件分离槽的内部埋入氧化硅膜等绝缘膜，蚀刻绝缘膜的表面，从而使元件分离区域103的表面后退。由此，能够形成凸片F(参照图4的影线部)。此时，形成于元件分离区域103上的存储器栅极电极部MG的底面优选位于比凸片F的高度的一半的位置更靠上侧的位置。此外，在外围电路区域PA中，也形成凸片F。

接下来，去除氮化硅膜HM2，将氧化硅膜HM1设为直通膜，将p型杂质(例如硼(B)等)进行离子注入，形成p型阱(未图示)。

接下来，如图91、图92所示，去除氧化硅膜HM1之后，在半导体基板100(凸片F)上，例如通过热氧化而形成绝缘膜HM3。

接下来，在绝缘膜HM3上，作为绝缘膜(牺牲膜、间隔部用的绝缘膜)SPM，使用CVD法等来形成80nm左右的膜厚的氮化硅膜。

接下来，如图93、图94所示，使用光刻技术和干法蚀刻技术来去除区域CCA和外围电路区域PA的绝缘膜HM3和绝缘膜SPM。由此，在区域MMA中残存绝缘膜HM3和绝缘膜SPM的层叠膜。

接下来，如图95、图96所示，在半导体基板100的整个面上，形成成为厚膜部CGIa的绝缘膜。例如，在绝缘膜HM3和绝缘膜SPM的层叠膜的侧面和上表面，使用CVD法等来形成10nm左右的氧化硅膜。接下来，如图97、图98所示，对该氧化硅膜进行回蚀。此时，调整回蚀条件，以使得仅在绝缘膜HM3和绝缘膜SPM的层叠膜的侧面的下部残存氧化硅膜(侧壁膜)。在该侧面的下部残存的氧化硅膜成为厚膜部CGIa。此时，如图97的C－C剖面部所示，在凸片F的侧面也形成厚膜部CGIa。

接下来，如图99、图100所示，在区域CCA和外围电路区域PA上，例如通过热氧化而形成成为控制栅极绝缘膜CGI和栅极绝缘膜GI的绝缘膜104。由此，形成绝缘膜(热氧化膜)104以及由作为沉积膜的氧化硅膜(侧壁膜)构成的控制栅极绝缘膜CGI。这样，也可以将厚膜部与平坦部(至少位于控制栅极绝缘膜CGI的与存储器栅极电极部MG侧相反的一侧的端部的膜)设为不同的膜。

接下来，在绝缘膜104和绝缘膜SPM上形成控制栅极电极部CG、栅极电极部GE用的150nm左右的膜厚的多晶硅膜105。接下来，使用CMP法等来去除多晶硅膜105，直至绝缘膜SPM露出为止。接下来，通过蚀刻去除绝缘膜SPM和其下层的绝缘膜HM3。通过该工序，在区域MMA中设置凹部(槽)(参照图10)。

接下来，如图101、图102所示，形成绝缘膜ONO(106、107、108)。首先，在上述凹部内和多晶硅膜105上，作为下层绝缘膜106，例如形成氧化硅膜。例如通过热氧化法等，按4nm左右的膜厚形成该氧化硅膜。接下来，在下层绝缘膜106上，作为中层绝缘膜107，例如通过CVD法等按7nm左右的膜厚沉积氮化硅膜。该中层绝缘膜107成为存储器单元的电荷累积部。接下来，在中层绝缘膜107上，形成上层绝缘膜108。例如，在中层绝缘膜107上，作为上层绝缘膜108，例如通过CVD法等按9nm左右的膜厚沉积氧化硅膜。

接下来，在绝缘膜ONO(106、107、108)上形成成为存储器栅极电极部MG的导电性膜109。例如，在绝缘膜ONO(106、107、108)上，作为导电性膜109，使用CVD法等来沉积40nm左右的多晶硅膜。

接下来，如图103、图104所示，在区域CCA的绝缘膜104与多晶硅膜105的层叠膜(控制栅极电极部CG)的侧壁部，形成边壁状的存储器栅极电极部MG。例如，针对多晶硅膜通过各向异性的干法蚀刻去除从其表面起的规定的膜厚。

接下来，如图105、图106所示，在外围电路区域PA中形成栅极绝缘膜GI和栅极电极部GE。例如，使用光刻技术和干法蚀刻技术来对外围电路区域PA的绝缘膜104与多晶硅膜105进行加工(参照图106)。

接下来，在存储器单元区域MA中，形成源极区域MS和漏极区域MD，在外围电路区域PA中，形成源极、漏极区域SD。这些区域能够与实施方式1同样地形成。

接下来，在控制栅极电极部CG、存储器栅极电极部MG、源极区域MS、漏极区域MD，栅极电极部GE和源极、漏极区域SD上，使用自对准硅化物技术，形成金属硅化物膜SIL。金属硅化物膜SIL能够与实施方式1同样地形成。

其后，如图107、图108所示，在控制栅极电极部CG、存储器栅极电极部MG、栅极电极部GE等的上方，形成层间绝缘膜(IL1、IL2、IL3、IL4)、插销(P1、P2)和布线(M1、M2)。层间绝缘膜、插销和布线能够与实施方式1同样地形成。

通过以上的工序，能够形成本实施方式的半导体装置。

(应用例1)

在上述实施方式1～4的半导体装置中，在凸片上形成存储器单元和外围晶体管，但也可以在平坦的半导体基板的活性区域上形成存储器单元和外围晶体管。

例如，也可以将图4所示的凸片F的区域设为其表面高度与元件分离区域103相同程度的活性区域(p型阱)。在该情况下，能够利用活性区域来形成源极线SL，所以能够省略插销P1、源极线SL。

(应用例2)

也可以将构成绝缘膜ONO的上层绝缘膜108设为层叠膜。例如，通过形成于中层绝缘膜107上的氧氮化硅膜、形成于其上的氮化硅膜与形成于其上的氧化硅膜的层叠膜来构成上层绝缘膜108。换言之，通过从下向上地层叠氧氮化硅膜、氮化硅膜和硅氧化膜而成的层叠膜来构成上层绝缘膜108。

(应用例3)

在实施方式2中，也可以构成为使多晶硅膜的存储器栅极电极部MG侧的端部下的硅锗膜105a的凹处(凹部、切痕)增大，并且绝缘膜ONO(106、107、108)和存储器栅极电极部MG的一部分进入到其内部。用ONOa表示进入到凹处的绝缘膜ONO的部分，用MGa表示进入到凹处的存储器栅极电极部MG的部分。图109是示出应用例的半导体装置的剖面图。

这样，通过使控制栅极绝缘膜CGI的存储器栅极电极部MG侧的端部的膜厚增大，如在实施方式1中说明了的那样，能够提高存储器单元的保留特性(电荷的保持特性)。

另外，通过进入到凹处的存储器栅极电极部MG的一部分MGa，在读出时，能够使控制栅极电极部CG下的沟道的电阻减小，能够提高读出特性。

以上，根据其实施方式来具体说明了通过本发明者完成的发明，但本发明不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。

例如，也可以将实施方式2、4的存储器单元与实施方式3的外围晶体管组合。