半导体装置的制作方法

本发明涉及半导体装置，例如涉及能够合适地利用于具有非易失性存储器的半导体装置。

背景技术：

作为能够电写入、消除的非易失性半导体存储装置，广泛使用EEPROM(Electrically Erasable and Programmable Read Only Memory，电可擦除可编程只读存储器)。以当前广泛使用的闪存存储器为代表的这些存储装置在MISFET的栅极电极下具有由氧化膜包围的导电性的浮栅电极或者陷阱性绝缘膜，将浮栅或者陷阱性绝缘膜中的电荷累积状态作为存储信息，并将其作为晶体管的阈值而读出。该陷阱性绝缘膜是指能够累积电荷的绝缘膜，作为一个例子，可列举氮化硅膜等。通过这样的电荷向电荷累积区域的注入、放出，使MISFET的阈值偏移而作为存储元件进行动作。作为该闪存存储器，有使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金属氧化物氮氧化物半导体)膜的分栅型单元。在上述存储器中，作为电荷累积区域而使用氮化硅膜，与导电性的浮栅膜相比，离散地累积电荷，所以数据保持的可靠性优良，并且由于数据保持的可靠性优良，所以具有能够使氮化硅膜上下的氧化膜薄膜化、能够实现写入、消除动作的低电压化等优点。

并且，存储器单元具有隔着第1栅极绝缘膜形成于半导体基板上的控制栅极电极(选择栅极电极)、隔着包括电荷累积区域的第2栅极绝缘膜形成于半导体基板上的存储器栅极电极以及以夹着控制栅极电极和存储器栅极电极的方式形成于半导体基板的表面的一对半导体区域(源极区域和漏极区域)。

并且，在日本特开2006-41354号公报(专利文献1)中，公开了在半导体基板的表面形成凸型形状的活性区域、并且以跨过该凸型的活性区域的方式配置有控制栅极电极和存储器栅极电极的存储器单元。

另外，在日本特表2013-504221号公报(专利文献2)中，公开了具有以跨过凸片形状部件的方式配置的字线、位于字线的附近并且电容耦合于凸片形状部件的侧面的浮栅以及位于浮栅的上方并且电容耦合于浮栅的耦合栅极的Fin―FET型非易失性存储器单元。

另外，在美国专利申请公开第2014/0077303号说明书(专利文献3)中，公开了具有不同的凸片宽度的凸片型晶体管。

专利文献1：日本特开2006-41354号公报

专利文献2：日本特表2013-504221号公报

专利文献3：美国专利申请公开第2014/0077303号说明书

技术实现要素：

在具有凸片型的非易失性存储器的半导体装置中，期望进一步提高性能。

其他课题与新颖的特征将根据本说明书的叙述和附图变得明确。

根据一个实施方式，具有：突出部，作为半导体基板的一部分并且从半导体基板的主面突出，在第1方向上具有宽度并且在第2方向上延伸；第1栅极电极，隔着第1绝缘膜地配置于突出部上，在第1方向上延伸；以及第2栅极电极，隔着第2绝缘膜地配置于突出部上，在第1方向上延伸。并且，膜厚比第1绝缘膜厚的第2绝缘膜所介于的配置有第2栅极电极的区域的突出部的宽度比第1绝缘膜所介于的配置有第1栅极电极的区域的突出部的宽度窄。

根据一个实施方式，能够提高半导体装置的性能。

附图说明

图1是示出作为一个实施方式的半导体装置(半导体芯片)的布 局构成例的图。

图2是作为一个实施方式的半导体装置的主要部分俯视图。

图3是作为一个实施方式的半导体装置的主要部分剖面图。

图4是作为一个实施方式的半导体装置的主要部分剖面图。

图5是作为一个实施方式的半导体装置的制造工序中的主要部分剖面图。

图6是接着图5的半导体装置的制造工序中的主要部分剖面图。

图7是接着图6的半导体装置的制造工序中的主要部分剖面图。

图8是接着图7的半导体装置的制造工序中的主要部分剖面图。

图9是接着图8的半导体装置的制造工序中的主要部分剖面图。

图10是接着图9的半导体装置的制造工序中的主要部分剖面图。

图11是接着图10的半导体装置的制造工序中的主要部分剖面图。

图12是作为一个实施方式的半导体装置的制造工序中的主要部分剖面图。

图13是接着图12的半导体装置的制造工序中的主要部分剖面图。

图14是接着图13的半导体装置的制造工序中的主要部分剖面图。

图15是接着图14的半导体装置的制造工序中的主要部分剖面图。

图16是接着图15的半导体装置的制造工序中的主要部分剖面图。

图17是接着图16的半导体装置的制造工序中的主要部分剖面图。

图18是接着图17的半导体装置的制造工序中的主要部分剖面图。

图19是接着图18的半导体装置的制造工序中的主要部分剖面图。

图20是接着图19的半导体装置的制造工序中的主要部分剖面图。

图21是接着图20的半导体装置的制造工序中的主要部分剖面图。

图22是接着图21的半导体装置的制造工序中的主要部分剖面图。

图23是接着图22的半导体装置的制造工序中的主要部分剖面图。

图24是存储器单元的等价电路图。

图25是示出“写入”、“消除”和“读出”时的向选择存储器单元的各部位施加电压的施加条件的一个例子的表。

图26是变形例2中的半导体装置的主要部分剖面图。

图27是变形例4中的半导体装置的主要部分剖面图。

图28是变形例4中的半导体装置的主要部分剖面图。

符号说明

A、A1、A2、A3 存储器单元部

B、B1、B2 逻辑部

BL 位线

CG 控制栅极电极

CHP 半导体芯片

CT 接触孔

DP 虚拟图案

DG 虚拟栅极

EX1、EX2、EX3 n^－型半导体区域

FA、FB 凸片

FAa、FBa 主面

FAs、FBs 侧面

GE 栅极电极

GIm、GIt、GIL 栅极绝缘膜

HK 绝缘膜

IL1、IL2 层间绝缘膜

IW 中継布线

LD 漏极区域

LS 源极区域

MC、MC2 存储器单元

MD 漏极区域

ME1、ME2 金属膜

MG 存储器栅极电极

MS 源极区域

MW 金属布线

PG 插销电极

PR1、PR2、PR3 抗蚀剂膜

PW1、PW2p 型阱

SC 硅化物层

SD1、SD2、SD3 n⁺型半导体区域

SL 源极线

SP 间隔部

STM、STL 元件分离膜

STMa、STLa 主面

SW 边壁间隔部(边壁、侧壁绝缘膜)

Tr 晶体管

TR1 槽

1 半导体基板

1a 主面

2、3、6、7、9、10、10′、11、11′、14 绝缘膜

4、13 掩模膜

5、5′ 硬掩模膜

8、12 导体膜

100 CPU

200 RAM

300 模拟电路

400 EEPROM

500 闪存存储器

600 I/O电路。

具体实施方式

在以下的实施方式中，为了方便说明，在需要时，分割成多个部分或者实施方式来说明，但除了在特别明示了的情况下，它们并非相互无关，而是存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示了的情况和从原理上明确被限定于特定的数量的情况等下，不限于该提及的数量，也可以在所提及的数量以上或以下。进而，在以下的实施方式中，其构成要素(也包括要素步骤等)除了在特别明示了的情况和从原理上明确认为是必需的情况等下，不一定是必需的，这自不待言。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示了的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数值和范围也一样。

以下，根据附图详细说明实施方式。此外，在用于说明实施方式的所有附图中，对具有相同功能的部件附加相同的符号，省略其重复的说明。另外，在以下的实施方式中，除了特别需要的时候以外，原则上不重复进行相同或者同样的部分的说明。

另外，在实施方式中使用的附图中，即使是剖视图，为了容易观察附图，也有时省略阴影线。另外，即使是俯视图，为了容易观察附图，也有时附加阴影线。

(实施方式)

<半导体芯片的布局构成例>

参照附图，说明本实施方式中的具有非易失性存储器的半导体装置。首先，说明形成有包括非易失性存储器的系统的半导体装置(半导体芯片)的布局构成。图1是示出本实施方式中的半导体芯片CHP的布局构成例的图。在图1中，半导体芯片CHP具有CPU(Central Processing Unit，中央处理单元)100、RAM(Random Access Memory，随机存取存储器)200、模拟电路300、EEPROM(Electrically Erasable Programmable Read Only Memory，电可擦除可编程只读存储器)400、闪存存储器500和I/O(Input/Output，输入/输出)电路600，构成半导体装置。

CPU(电路)100被称为中央运算处理装置，从存储装置读出命令并进行解读，据此进行各种各样的运算、控制。

RAM(电路)200是能够随机地存储信息、即随时读出所存储的存储信息或者新写入存储信息的存储器，被称为能够随时写入读出的存储器。作为RAM，使用利用静态电路的SRAM(Static RAM，静态RAM)。

模拟电路300是对时间上连续地变化的电压、电流的信号即模拟信号进行处理的电路，包括例如放大电路、变换电路、调制电路、振荡电路、电源电路等。

EEPROM400和闪存存储器500是写入动作和消除动作都能够电改写的非易失性存储器的一种，也被称为可电消除的可编程读出专用存储器。该EEPROM400和闪存存储器500的存储器单元包括存储(存储器)用的例如MONOS(Metal Oxide Nitride Oxide Semiconductor，金属氧化物氮氧化物半导体)型晶体管、MNOS(Metal Nitride Oxide Semiconductor，金属氮氧化物半导体)型晶体管。EEPROM400与闪存存储器500的不同点在于，EEPROM400是能够以例如字节为单位进行消除的非易失性存储器，相对于此，闪存存储器500是能够以例如字线为单位进行消除的非易失性存储器。一般来说，在闪存存储器500中，存储用于在CPU100中执行各种处理的程 序等。与此相对地，在EEPROM400中存储改写频度高的各种数据。EEPROM400或者闪存存储器500具有行列状地配置有多个非易失性存储器单元的存储器单元阵列以及除此以外的地址缓冲器、行解码器、列解码器、检验感测放大器电路、感测放大器电路、写入电路等。

I/O电路600是输入输出电路，是用于从半导体芯片CHP内向与半导体芯片CHP的外部连接的设备输出数据、从与半导体芯片CHP的外部连接的设备向半导体芯片内输入数据的电路。

本实施方式的半导体装置具有存储器单元形成区域和逻辑电路形成区域。在存储器单元形成区域中，形成行列状地配置有多个非易失性存储器单元的存储器单元阵列，在逻辑电路形成区域中，形成CPU100、RAM200、模拟电路300、I/O电路600和EEPROM400或者闪存存储器500的地址缓冲器、行解码器、列解码器、检验感测放大器电路、感测放大器电路、写入电路等。

<半导体装置的器件构造>

图2是本实施方式中的半导体装置的主要部分俯视图。在图2中，在存储器单元部A中示出存储器单元阵列的主要部分俯视图，在逻辑部B中示出构成逻辑电路形成区域的逻辑电路等的晶体管Tr的主要部分俯视图。作为晶体管Tr，例示n型的MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)。图3是本实施方式中的半导体装置的主要部分剖面图。在图3中，示出存储器单元部A的3个剖面图和逻辑部B的2个剖面图。存储器单元部A1是沿着图2的A1-A1′的剖面图，存储器单元部A2是沿着图2的A2-A2′的剖面图，存储器单元部A3是沿着图2的A3-A3′的剖面图，逻辑部B1是沿着图2的B1-B1′的剖面图，逻辑部B2是沿着图2的B2-B2′的剖面图。图4是本实施方式中的半导体装置的主要部分剖面图。在图4中，示出存储器单元部A2和A3的凸片FA的形状以及逻辑部B2的凸片FB的形状。

如图2所示，在存储器单元部A中，在X方向上延伸的多个凸片FA在Y方向上等间隔地配置。凸片FA是例如从半导体基板1的 主面选择性地突出的长方体的突出部(凸部)，凸片FA的下端部分被覆盖半导体基板1的主面的元件分离膜STM包围。凸片FA是半导体基板1的一部分，是半导体基板1的活性区域。因此，在俯视时，用元件分离膜STM填埋相邻的凸片FA之间，凸片FA的周围被元件分离膜STM包围。凸片FA是用于形成存储器单元MC的活性区域。

在多个凸片FA上，配置在Y方向(与X方向正交的方向)上延伸的多个控制栅极电极CG和多个存储器栅极电极MG。以夹着控制栅极电极CG和存储器栅极电极MG的方式，在控制栅极电极CG的一侧形成漏极区域MD，并且在存储器栅极电极侧形成源极区域MS。漏极区域MD和源极区域MS是n型的半导体区域。漏极区域MD形成于相邻的2个控制栅极电极CG之间，源极区域MS形成于相邻的2个存储器栅极电极MG之间。存储器单元MC具有控制栅极电极CG、存储器栅极电极MG、漏极区域MD和源极区域MS。

在X方向上邻接的2个存储器单元MC中，共享漏极区域MD或者源极区域MS。共享漏极区域MD的2个存储器单元MC相对于漏极区域MD，在X方向上呈镜面对称，共享源极区域MS的2个存储器单元MC相对于源极区域MS，在X方向上呈镜面对称。

在各凸片FA中，在X方向上形成多个存储器单元MC，在X方向上排列的多个存储器单元MC的漏极区域MD经由形成于接触孔CT内的插销电极PG，与包括在X方向上延伸的金属布线MW的源极线SL连接。另外，在Y方向上排列的多个存储器单元MC的源极区域MS与包括在Y方向上延伸的金属布线MW的位线BL连接。优选的是，作为源极线SL，使用与位线BL不同层的金属布线。

另外，在逻辑部B中，形成例如在X方向上延伸的凸片FB。凸片FB与凸片FA同样地是半导体基板1的活性区域，凸片FB的下端部分被覆盖半导体基板1的主面的元件分离膜STL包围。在凸片FB上，配置在Y方向上延伸的栅极电极GE，以夹着栅极电极GE的方式，在凸片FB处形成漏极区域LD和源极区域LS。漏极区域LD和源极区域LS是n型的半导体区域。晶体管Tr具有栅极电极GE、漏 极区域LD和源极区域LS。栅极电极GE、漏极区域LD和源极区域LS分别经由形成于接触孔CT内的插销电极PG，与金属布线MW连接。凸片FB是用于形成晶体管Tr的活性区域。

凸片FA和FB是从半导体基板1的主面1a向与主面1a垂直的方向突出的例如长方体的突出部。凸片FA和FB在长边方向上具有任意的长度，在短边方向上具有任意的宽度，在高度方向上具有任意的高度。凸片FA和FB不一定需要是长方体，也包括在短边方向上的剖视图中使长方形的角部变圆而得到的形状。另外，在俯视时凸片FA和FB延伸的方向是长边方向，与长边方向正交的方向是短边方向。即，长度比宽度大。凸片FA和FB只要是具有长度、宽度和高度的突出部，则其形状没有限制。例如，也包括俯视时的蜿蜒图案。

接下来，使用图3来说明存储器单元MC和晶体管Tr的构造。

在半导体基板1的存储器单元部A中，形成作为半导体基板1的突出部的凸片FA。凸片FA的下部被形成于半导体基板1的主面1a上的元件分离膜STM包围。即，凸片FA之间被元件分离膜STM分离。在凸片FA的下部，形成作为p型的半导体区域的p型阱PW1。换言之，凸片FA形成于p型阱PW1内。

在凸片FA的主面FAa和侧面FAs上，隔着栅极绝缘膜GIt地形成控制栅极电极CG，在凸片FA的长边方向上与控制栅极电极CG相邻的区域中，隔着栅极绝缘膜GIm地形成存储器栅极电极MG。栅极绝缘膜GIm介于控制栅极电极CG与存储器栅极电极MG之间，控制栅极电极CG与存储器栅极电极MG之间被栅极绝缘膜GIm电分离。也可以使栅极绝缘膜GIm以外的绝缘膜介于控制栅极电极CG与存储器栅极电极MG之间而使其电分离。

此处，栅极绝缘膜GIt是对作为由硅构成的半导体基板1的突出部的凸片FA的主面FAa和侧面FAs进行热氧化而形成的热氧化膜(氧化硅膜)，其膜厚是2nm。另外，栅极绝缘膜GIm具备：包括对作为由硅构成的半导体基板1的突出部的凸片FA的主面FAa和侧面FAs进行热氧化而形成的具有4nm的膜厚的热氧化膜(氧化硅膜) 的绝缘膜10′、以及形成于绝缘膜10′上的绝缘膜11′。绝缘膜11′包括作为电荷累积部(电荷累积层)的氮化硅膜与覆盖氮化硅膜的表面的氧氮化硅膜的层叠膜。氮化硅膜具有7nm的膜厚，氧氮化硅膜具有9nm的膜厚。即，栅极绝缘膜GIm具有氧化硅膜、氮化硅膜和氧氮化硅膜的层叠构造，其膜厚为20nm，比控制栅极电极CG下的栅极绝缘膜GIt厚。栅极绝缘膜GIm也可以做成氧化硅膜、氮化硅膜和氧化硅膜的层叠构造。

如存储器单元部A2所示，在凸片FA的短边方向上，控制栅极电极CG隔着栅极绝缘膜GIt地沿着凸片FA的主面FAa和侧面FAs延伸，在包围凸片FA的元件分离膜STM上延伸。同样地，如存储器单元部A3所示，在凸片FA的短边方向上，存储器栅极电极MG隔着栅极绝缘膜GIm地沿着凸片FA的主面FAa和侧面FAs延伸，在包围凸片FA的元件分离膜STM上延伸。在控制栅极电极CG和存储器栅极电极MG的主面上，形成硅化物层SC。

另外，以夹着控制栅极电极CG和存储器栅极电极MG的方式设置于控制栅极电极CG和存储器栅极电极MG的外侧区域的源极区域MS具有n^－型半导体区域EX1和n⁺型半导体区域SD1，漏极区域MD具有n^－型半导体区域EX2和n⁺型半导体区域SD2。源极区域MS和漏极区域MD在短边方向和高度方向上，形成于从元件分离膜STM露出的凸片FA的整个区域。

在控制栅极电极CG和存储器栅极电极MG的侧壁上，形成边壁间隔部SW和层间绝缘膜IL1，以覆盖控制栅极电极CG、存储器栅极电极MG、源极区域MS和漏极区域MD的方式，在层间绝缘膜IL1上形成层间绝缘膜IL2。在层间绝缘膜IL2上，形成金属布线MW，金属布线MW经由在形成于层间绝缘膜IL2和IL1的接触孔CT内设置的插销电极PG，与源极区域MS和漏极区域MD电连接。

存储器单元MC具有控制栅极电极CG、存储器栅极电极MG、漏极区域MD和源极区域MS。并且，长边方向的漏极区域MD与源极区域MS之间的距离相当于存储器单元MC的沟道长度，短边方向 上的控制栅极电极CG或者存储器栅极电极MG与凸片FA的主面FAa和侧面FAs对置的区域相当于存储器单元MC的沟道宽度。

在半导体基板1的在逻辑部B中，形成作为半导体基板1的突出部的凸片FB。凸片FB的下部被形成于半导体基板1的主面1a上的元件分离膜STL包围。即，凸片FB之间被元件分离膜STL分离。在凸片FB的下部，形成作为p型的半导体区域的p型阱PW2。换言之，凸片FB形成于p型阱PW2内。

在凸片FB的主面FBa和侧面FBs上，隔着栅极绝缘膜GIL和绝缘膜HK地形成栅极电极GE。如逻辑部B2所示，在凸片FB的短边方向上，栅极电极GE隔着栅极绝缘膜GIL和绝缘膜HK地沿着凸片FB的主面FBa和侧面FBs延伸，并在包围凸片FB的元件分离膜STL上延伸。栅极电极GE由金属膜ME1和ME2的层叠构造构成。

另外，以夹着栅极电极GE的方式设置于栅极电极GE的外侧区域的源极区域LS和漏极区域LD具有n^－型半导体区域EX3和n⁺型半导体区域SD3。源极区域LS和漏极区域LD在短边方向和高度方向上，形成于从元件分离膜STL露出的凸片FB的整个区域。

如后所述，在栅极电极GE的侧壁上，形成边壁间隔部SW和层间绝缘膜IL1，在栅极电极GE和层间绝缘膜IL1上形成层间绝缘膜IL2。此外，在层间绝缘膜IL1与层间绝缘膜IL2之间，以遮盖栅极电极GE的方式形成绝缘膜14。在层间绝缘膜IL2上，形成金属布线MW，金属布线MW经由在形成于层间绝缘膜IL2和IL1的接触孔CT内设置的插销电极PG，与源极区域LS和漏极区域LD电连接。

晶体管Tr具有栅极电极GE、漏极区域LD和源极区域LS。并且，长边方向的漏极区域LD与源极区域LS之间的距离相当于晶体管Tr的沟道长度，短边方向上的栅极电极GE与凸片FB的主面FBa和侧面FBs对置的区域相当于晶体管Tr的沟道宽度。

此外，p型阱PW1和PW2仅在图3中示出，在其他附图中省略。

如图4所示，在存储器单元部A2中，凸片FA的高度HC1是从元件分离膜STM的主面STMa到凸片FA的主面FAa的距离，凸片 FA的宽度WC1是短边方向上的凸片FA的侧壁FAs之间的距离。在存储器单元部A3中，凸片FA的高度HM1是从元件分离膜STM的主面STMa到凸片FA的主面FAa的距离，凸片FA的宽度WM1是短边方向上的凸片FA的侧壁FAs之间的距离。在逻辑部B2中，凸片FB的高度HL1是从元件分离膜STL的主面STLa到凸片FB的主面FBa的距离，凸片FB的宽度WL1是短边方向上的凸片FB的侧壁FBs间的距离。

此外，凸片FA和FB的宽度意味着在与凸片FA和FB的延伸方向正交的剖面上在凸片FA和FB的宽度最宽(大)的位置处的宽度。另外，凸片FA和FB的高度设为从元件分离膜STM和STL的主面STMa和STLa到凸片FA和FB的最高的位置的距离。并且，元件分离膜STM和STL的主面STMa和STLa设为与凸片FA和FB相接的部分。

在本实施方式中，如下设定短边方向上的凸片FA和FB的宽度。关于凸片的宽度，按存储器单元部A2的凸片FA的宽度WC1、存储器单元部A3的凸片FA的宽度WM1、逻辑部B2的凸片FB的宽度WL1的顺序依次变窄(WC1>WM1>WL1)。

另外，如下设定凸片FA和FB的高度。凸片的高度按存储器单元部A2的凸片FA的高度HC1、存储器单元部A3的凸片FA的高度HM1、逻辑部B2的凸片FB的高度HL1的顺序依次变低(HC1>HM1>HL1)。

<关于半导体装置的制造工序>

图5～图23是本实施方式的半导体装置的形成工序中的主要部分剖面图。

首先，说明存储器单元部A的凸片FA和逻辑部B的凸片FB的制造工序。

图5是说明用于确定形成凸片FA和FB的区域的掩模膜4的形成工序(步骤S1)的附图。

在半导体基板1上，沉积绝缘膜2和3。半导体基板1包括具有 例如1～10Ωcm左右的电阻率的p型的单晶硅等。绝缘膜2由氧化硅膜构成，其膜厚是2～10nm左右。绝缘膜3由氮化硅膜构成，其膜厚是20～100nm左右。接下来，在绝缘膜3上沉积非晶硅膜之后，按所期望的形状进行图案化，从而形成由非晶硅膜构成的掩模膜4。掩模膜4的膜厚设为20～200nm。在掩模膜4的两端，形成凸片FA或者FB，所以能够根据掩模膜4的宽度来决定相邻的凸片FA的间隔或者相邻的凸片FB的间隔。

图6是说明用于形成凸片FA和FB的硬掩模膜5的形成工序(步骤S2)的附图。

以覆盖掩模膜4的上表面和侧面的方式，在半导体基板1上沉积10～40nm的膜厚的氧化硅膜之后，对氧化硅膜实施各向异性干法蚀刻，从而在掩模膜4的侧壁上形成硬掩模膜5。硬掩模膜5的宽度为10～40nm。在形成硬掩模膜5之后，去除掩模膜4。

图7是说明硬掩模膜5的细化(slimming)工序(步骤S3)的附图。

在半导体基板1的上方形成覆盖存储器单元部A而使逻辑部B露出的抗蚀剂膜PR1之后，对逻辑部B的硬掩模膜5实施湿法蚀刻处理，使硬掩模膜5的宽度减少(缩小)。即，在逻辑部B中，形成比存储器单元部A的硬掩模膜5的宽度窄的硬掩模膜5′。在形成硬掩模膜5′之后，去除抗蚀剂掩模PR1。此处，使逻辑部B的硬掩模膜5减少，但相反地，如果使用使存储器单元部A露出而覆盖逻辑部B的抗蚀剂膜，则也能够使存储器单元部A的硬掩模膜5减少。

图8是说明凸片FA和FB的形成工序(步骤S4)的附图。

将硬掩模膜5和5′作为掩模，对绝缘膜3和2以及半导体基板1实施各向异性干法蚀刻，形成在俯视时与硬掩模膜5和5′相同的形状的绝缘膜3和2以及凸片FA和FB。此外，通过对从硬掩模膜5和5′露出的区域的半导体基板1往下挖100～250nm，能够形成具有从半导体基板1的主面1a起的高度100～250nm的凸片FA和FB。当然，存储器单元部A的凸片FA的宽度WA比逻辑部B的凸片FB的宽度 WB宽。此处，凸片FA或者FB的宽度是与上述控制栅极电极CG或者栅极电极GE交叉的方向的长度。在形成凸片FA和FB之后，去除硬掩模膜5和5′。

接下来，说明元件分离膜STM和STL的形成工序(步骤S5)。

在半导体基板1的上方，以完全填埋凸片FA和FB以及绝缘膜2和3的方式沉积由氧化硅膜等构成的绝缘膜，对该绝缘膜实施CMP(Chemical Mechanical Polishing，化学机械研磨)处理，使绝缘膜3的主面露出。通过这样，如图9所示，在半导体基板1的主面1a上形成具有均匀的主面6a的绝缘膜6。在形成绝缘膜6之后，去除绝缘膜3和2。

接下来，如图10所示，对绝缘膜6实施蚀刻处理，使绝缘膜6的主面6a在高度方向上后退(下降)，使凸片FA和FB的侧面的一部分和主面露出。通过这样，在逻辑部B中，形成元件分离膜STL。此处，在存储器单元部A和逻辑部B中，绝缘膜6的后退量相等，所以凸片FA和FB的露出高度相等。

接下来，如图11所示，实施凸片FA和FB的高度调整的工序。在半导体基板1的上方，形成覆盖逻辑部B而使存储器单元部A露出的抗蚀剂膜PR2，将抗蚀剂膜PR2作为掩模，对存储器单元部A的绝缘膜6实施蚀刻处理，使存储器单元部A的绝缘膜6的主面进一步后退(下降)。通过这样，将具有比逻辑部B的元件分离膜STL的主面低的主面的元件分离膜STM形成于存储器单元部A。在蚀刻处理完成之后，去除抗蚀剂膜PR2。

通过这样，能够形成从元件分离膜STM露出的凸片FA的高度HA比从元件分离膜STL露出的凸片FB的高度HB高的构造。存储器单元部A的凸片FA的高度HA是从元件分离膜STM的主面STMa到凸片FA的主面FAa的距离，逻辑部B的凸片FB的高度HB是从元件分离膜STL的主面STLa到凸片FB的主面FBa的距离。此处，使存储器单元部A的绝缘膜6的主面后退，但相反地，也能够通过使用使逻辑部B露出而覆盖存储器单元部A的抗蚀剂膜，使逻辑部B 的绝缘膜6后退，使凸片FB的高度HB比凸片FA的高度HA高。

接下来，在图12～图23中，说明存储器单元MC和晶体管Tr的制造。在图12～图23中，与图3同样地，示出存储器单元部A1、A2和A3以及逻辑部B1和B2。

如图12所示，在存储器单元部A1、A2和A3准备了凸片FA，在逻辑部B1和B2准备了凸片FB。凸片FA的宽度WA比凸片FB的宽度WB宽(WA>WB)，凸片FA的高度HA比凸片FB的高度HB高(HA>HB)。

图13示出绝缘膜7、导体膜8和绝缘膜9的形成工序(步骤S6)。首先，在凸片FA和FB的主面FAa和FBa以及侧面FAs和FBs形成绝缘膜7。绝缘膜7对凸片FA和FB的主面FAa和FBa以及侧面FAs和FBs进行热氧化，形成2nm左右的氧化硅膜。接下来，在绝缘膜7上，沉积凸片FA和FB的高度以上的膜厚的导体膜8，对导体膜8实施CMP处理，从而形成具有平坦的主面的导体膜8。接下来，在导体膜8的主面上沉积绝缘膜9。导体膜8是多晶硅膜(硅膜)，绝缘膜9由氮化硅膜构成。此外，在导体膜8的CMP工序中，凸片FA和FB的主面上残留导体膜8是重要的。

图14示出控制栅极电极CG的形成工序(步骤S7)。在绝缘膜9上，选择性地形成抗蚀剂膜PR3。抗蚀剂膜PR3在存储器单元部A中，具有覆盖控制栅极电极CG的形成区域而使除此以外的区域露出的图案。进而，抗蚀剂膜PR3具有覆盖逻辑部B的图案。对绝缘膜9和导体膜8实施干法蚀刻处理，去除从抗蚀剂膜PR3露出的区域的绝缘膜9和导体膜8，从而形成控制栅极电极CG。在干法蚀刻处理或者其后的清洗工序中对绝缘膜7进行加工，从而在控制栅极电极CG下形成栅极绝缘膜GIt。此外，在存储器单元部A3中，去除绝缘膜9、导体膜8和绝缘膜7，凸片FA的主面FAa和侧面FAs露出。此外，在对绝缘膜9进行图案化之后或者对绝缘膜9和导体膜8进行图案化之后去除抗蚀剂膜PR3。

图15示出绝缘膜10和11以及导体膜12的形成工序(步骤S8)。 首先，在从控制栅极电极CG露出的凸片FA的主面FAa和侧面FAs依次形成绝缘膜10和11。绝缘膜10是对凸片FA的主面FAa和侧面FAs进行热氧化而形成的氧化硅膜，其膜厚是4nm，厚于栅极绝缘膜GIt的膜厚。接下来，绝缘膜11包括氮化硅膜与氮化硅膜上的氧氮化硅膜的层叠膜，将氮化硅膜的膜厚设为7nm、将氧氮化硅膜的膜厚设为9nm。此外，绝缘膜11也可以设为下层的HfSiO与上层的AlO的层叠膜。

接下来，在绝缘膜11上，沉积控制栅极电极CG与绝缘膜9的层叠体的高度以及存储器单元部A3的凸片FA的高度以上的膜厚的导体膜12。然后，对该导体膜12实施CMP处理，使控制栅极电极CG的上方的绝缘膜11露出，从而如图15所示，在从存储器单元部A的控制栅极电极CG露出的区域中选择性地形成导体膜12。在CMP处理后，在存储器单元部A3中，在凸片FA上残留导体膜12。此外，导体膜12由多晶硅膜(硅膜)构成。此外，在逻辑部B中，去除导体膜12，绝缘膜11露出。

图16示出导体膜12的回蚀工序(步骤S9)。对存储器单元部A的导体膜12实施蚀刻处理，使导体膜12的主面的高度下降。在回蚀工序后，导体膜12的主面具有例如与控制栅极电极CG的主面大致相等的高度。

图17示出存储器栅极电极MG形成工序(步骤S10)。在控制栅极电极CG上的绝缘膜9和11的侧壁上以及导体膜12上沉积氮化硅膜之后，实施各向异性干法蚀刻，从而在控制栅极电极CG上的绝缘膜9和11的侧壁上形成掩模膜13。然后，对从掩模膜13露出的导体膜12实施蚀刻处理而去除，从而在控制栅极电极CG的侧壁上隔着绝缘膜10和11地形成存储器栅极电极MG和间隔部SP。此外，间隔部SP是与存储器栅极电极MG相同的构造，但在后述的工序中被去除，所以设为与存储器栅极电极MG不同的名称。

图18示出间隔部SP去除和栅极绝缘膜GIm形成工序(步骤S11)。首先，使用覆盖存储器栅极电极MG而使间隔部SP露出的 抗蚀剂膜(未图示)，通过例如湿法蚀刻处理，去除图17所示的掩模膜13和间隔部SP。接下来，通过例如湿法蚀刻处理来去除从存储器栅极电极MG露出的区域的绝缘膜11和10，在存储器栅极电极MG的下方(即，存储器栅极电极MG与凸片FA之间)，选择性地残留绝缘膜11′和10′，形成栅极绝缘膜GIm。此外，栅极绝缘膜GIm不仅在凸片FA的主面FAa与存储器栅极电极MG间，还在控制栅极电极CG与存储器栅极电极MG之间连续地形成。另外，如图18所示，栅极绝缘膜GIm沿着凸片FA的主面FAa和侧面FAs形成。

图19示出虚拟栅极DG和n^－型半导体区域(杂质扩散层)EX1、EX2、EX3的形成工序(步骤S12)。首先，在逻辑部B中，对绝缘膜9和导体膜8进行图案化，形成虚拟栅极DG。虚拟栅极DG上的绝缘膜9和虚拟栅极DG下的绝缘膜7也具有与虚拟栅极DG相同的平面图案。

接下来，通过离子注入法，将例如砷(As)或者磷(P)等n型的杂质导入到凸片FA和FB内，从而在凸片FA内形成n^－型半导体区域EX1和EX2，在凸片FB内形成n^－型半导体区域EX3。n^－型半导体区域EX1和EX2相对于控制栅极电极CG和存储器栅极电极MG自匹配地形成。即，n型的杂质被注入到从控制栅极电极CG和存储器栅极电极MG露出的凸片FA的主面和侧面，所以n^－型半导体区域EX1和EX2在控制栅极电极CG和存储器栅极电极MG的两侧，以夹着控制栅极电极CG和存储器栅极电极MG的方式形成。在离子注入后的热处理中杂质进行扩散，所以n^－型半导体区域EX1与存储器栅极电极MG局部重叠，n^－型半导体区域EX2与控制栅极电极CG局部重叠。

n^－型半导体区域EX3相对于虚拟栅极DG自匹配地形成。即，n型的杂质被注入到从虚拟栅极DG露出的凸片FB的主面和侧面，所以n^－型半导体区域EX3在虚拟栅极DG的两侧，以夹着虚拟栅极DG的方式形成。在离子注入后的热处理中杂质扩散，所以n^－型半导体区域EX3与虚拟栅极DG局部重叠。

图20示出边壁间隔部(边壁、侧壁绝缘膜)SW和n⁺型半导体区域(杂质扩散层)SD1、SD2、SD3的形成工序(步骤S13)。以覆盖凸片FA和FB的主面FAa和FBa的方式，在半导体基板1上，例如在沉积氧化硅膜或者氮化硅膜或者包括它们的层叠膜的绝缘膜之后，对绝缘膜实施各向异性干法蚀刻。通过这样，在存储器单元部A1中，在控制栅极电极CG和绝缘膜9的侧壁上以及存储器栅极电极MG和掩模膜13的侧壁上形成边壁间隔部SW。另外，在逻辑部B1中，在虚拟栅极DG和绝缘膜9的侧壁上形成边壁间隔部SW。通过上述各向异性干法蚀刻，在存储器单元部A2和A3以及逻辑部B2中，去除边壁间隔部SW形成用的绝缘膜，绝缘膜9或者掩模膜13露出。

接下来，将控制栅极电极CG、存储器栅极电极MG和边壁间隔部SW用作掩模(离子注入阻止掩模)，通过离子注入法将例如砷(As)或者磷(P)等n型杂质导入到凸片FA，形成n⁺型半导体区域SD1和SD2。另外，同时，将虚拟栅极电极DG和边壁间隔部SW用作掩模(离子注入阻止掩模)，通过离子注入法将砷(As)或者磷(P)等n型杂质导入到凸片FB，从而以夹着虚拟栅极DG的方式形成n⁺型半导体区域SD3。

通过这样，通过n^－型半导体区域EX1和杂质浓度比它高的n⁺型半导体区域SD1，形成作为存储器单元MC的源极区域MS发挥功能的n型的半导体区域，通过n^－型半导体区域EX2和杂质浓度比它高的n⁺型半导体区域SD2，形成作为存储器单元MC的漏极区域MD发挥功能的n型的半导体区域。另外，通过n^－型半导体区域EX3和杂质浓度比它高的n⁺型半导体区域SD3，形成作为逻辑部B的晶体管Tr的源极区域LS和漏极区域LD发挥功能的n型的半导体区域。

图21示出层间绝缘膜IL1的形成工序(步骤S14)。在半导体基板1上，形成(沉积)层间绝缘膜IL1。层间绝缘膜IL1包括氧化硅膜的单体膜、或者氮化硅膜与比该氮化硅膜厚地形成于该氮化硅膜上的氧化硅膜的层叠膜等，能够使用例如CVD法等来形成。接下来， 使用CMP法等来对层间绝缘膜IL1的上表面进行研磨(研磨处理)。如图21所示，使控制栅极电极CG、存储器栅极电极MG、虚拟栅极DG的各上表面露出。即，在该研磨工序中，完全去除形成于控制栅极电极CG、存储器栅极电极MG和虚拟栅极DG的上方的绝缘膜9和掩模膜13。当然，也部分去除位于绝缘膜9和掩模膜13的侧壁上的边壁SW。

图22示出栅极电极GE的形成工序(步骤S15)。首先，实施图21所示的露出的虚拟栅极DG的去除工序。通过去除虚拟栅极DG，在层间绝缘膜IL1中形成槽TR1。槽TR1的底部(底面)由绝缘膜7的上表面而形成，槽TR1的侧壁(侧面)由边壁间隔部SW的侧面(直到去除虚拟栅极DG之前为止与虚拟栅极DG相接的侧面)而形成。

接下来，如图22所示，实施在半导体基板1上即在槽TR1的内部(底部和侧壁上)的绝缘膜7上依次沉积绝缘膜HK、金属膜ME1和金属膜ME2的绝缘膜HK、金属膜ME1和金属膜ME2的形成工序。进而，对绝缘膜HK、金属膜ME1和金属膜ME2实施CMP处理工序。通过这样，在槽TR1内，选择性地形成包括绝缘膜7的栅极绝缘膜GIL、绝缘膜HK、金属膜ME1和金属膜ME2的层叠构造。此处，绝缘膜HK是介电常数(相对介电常数)比氮化硅高的绝缘材料膜、即所谓的High-k膜(高介电常数膜)。

作为绝缘膜HK，能够使用氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜等金属氧化物膜。绝缘膜HK能够通过例如ALD(Atomic layer Deposition：原子层沉积)法或者CVD法而形成。

例如，能够将金属膜ME1设为钛铝(TiAl)膜，将金属膜ME2设为铝(Al)膜。另外，也可以使钛(Ti)膜或者氮化钛(TiN)膜或者它们的层叠膜介于金属膜ME1与金属膜ME2之间，调整晶体管Tr的阈值电压。

绝缘膜HK形成于槽TR1的底部(底面)和侧壁上，栅极电极GE的底部(底面)和侧壁(侧面)与绝缘膜HK邻接。绝缘膜GIL 和绝缘膜HK介于栅极电极GE与半导体基板1的凸片FB之间，绝缘膜HK介于栅极电极GE与边壁间隔部SW之间。栅极电极GE的正下方的栅极绝缘膜GIL和绝缘膜HK作为晶体管Tr的栅极绝缘膜发挥功能，但绝缘膜HK是高介电常数膜，所以作为高介电常数栅极绝缘膜发挥功能。

图23示出硅化物层SC形成工序(步骤S16)。首先，实施在半导体基板1上形成具有规定的图案的绝缘膜14的工序。绝缘膜14例如由氧化硅膜等构成，能够使用CVD法等来形成。绝缘膜14具有在俯视时覆盖逻辑部B的晶体管Tr的栅极电极GE而使存储器单元部A露出那样的图案(平面形状)。

接下来，在半导体基板1上形成金属膜，并实施热处理，从而在控制栅极电极CG和存储器栅极电极MG的主面上形成硅化物层SC。优选的是，硅化物层SC能够设为钴硅化物层(金属膜是钴膜的情况)，镍硅化物层(金属膜是镍膜的情况)或者添加铂的镍硅化物层(金属膜是镍铂合金膜的情况)。其后，通过湿法蚀刻等去除未反应的金属膜。在图23中，示出该阶段的剖面图。另外，也能够在去除未反应的金属膜之后，进一步地进行热处理。另外，在栅极电极GE上，不形成硅化物层。

接下来，使用图3，说明层间绝缘膜IL2、插销电极PG、金属布线MW的形成工序(步骤S17)。在硅化物层SC上形成层间绝缘膜IL2。层间绝缘膜IL2能够使用例如以氧化硅为主体的氧化硅系的绝缘膜。在形成层间绝缘膜IL2后，通过CMP法研磨层间绝缘膜IL2的上表面，提高层间绝缘膜IL2的上表面的平坦性。

接下来，在层间绝缘膜IL1和IL2中形成接触孔(开口部、贯通孔)CT。接触孔CT使存储器单元MC的源极区域MS和漏极区域MD以及晶体管Tr的源极区域LS和漏极区域LD的表面露出。

接下来，在接触孔CT内，作为连接用的导电部件，形成由钨(W)等构成的导电性的插销电极PG。插销电极PG是阻挡导体膜(例如钛膜、氮化钛膜或者它们的层叠膜)与位于阻挡导体膜上的主导体膜 (钨膜)的层叠构造。插销电极PG与存储器单元MC的源极区域MS和漏极区域MD以及晶体管Tr的源极区域LS和漏极区域LD相接触并电连接。

接下来，在层间绝缘膜IL2上形成金属布线MW。金属布线MW包括阻挡导体膜(例如氮化钛膜、钽膜或者氮化钽膜等)与形成于阻挡导体膜上的主导体膜(铜膜)的层叠构造。在图3中，为了简化附图，金属布线MW将阻挡导体膜和主导体膜一体化地示出。另外，插销电极PG也一样。

<关于非易失性存储器的动作>

接下来，参照图25，说明非易失性存储器的动作例。

图24是非易失性存储器的存储器单元MC的等价电路图。图25是示出“写入”、“消除”和“读出”时的向选择存储器单元的各部位施加电压的施加条件的一个例子的表。在图25的表中，记载了分别在“写入”、“消除”、“读出”时对图24所示的存储器单元(选择存储器单元)的存储器栅极电极MG施加的电压Vmg、对源极区域MS施加的电压Vs、对控制栅极电极CG施加的电压Vcg、对漏极区域MD施加的电压Vd和对p型阱PW1施加的电压Vb。此外，图25的表所示出的是电压的施加条件的一个合适的例子，不限定于此，根据需要能够进行各种变更。另外，在本实施方式中，将向作为存储器晶体管的绝缘膜11′中的电荷累积部的氮化硅膜的电子的注入定义为“写入”，将空穴(hole)的注入定义为“消除”。

写入方式能够使用被称为所谓的SSI(Source Side Injection：源极侧注入)方式的、通过基于源极侧注入的热电子注入而进行写入的写入方式(热电子注入写入方式)。例如将图25的“写入”的栏中所示的电压施加到进行写入的选择存储器单元的各部位，对选择存储器单元的绝缘膜11′中的氮化硅膜中注入电子，从而进行写入。此时，热电子在2个栅极电极(存储器栅极电极MG和控制栅极电极CG)之间的下方的沟道区域(源极、漏极间)产生，对作为存储器栅极电极MG的下方的绝缘膜11′中的电荷累积部的氮化硅膜注入热电子。 所注入的热电子(电子)被绝缘膜11′中的氮化硅膜中的陷阱能级捕获，其结果，存储器晶体管的阈值电压上升。即，存储器晶体管成为写入状态。

消除方法能够使用被称为所谓的BTBT方式的、通过基于BTBT(Band-To-Band Tunneling：带间隧道现象)的热空穴注入而进行消除的消除方式(热空穴注入消除方式)。即，将由于BTBT(带间隧道现象)而产生的空穴(hole)注入到电荷累积部(绝缘膜11′中的氮化硅膜)，从而进行消除。例如将图25的“消除”的栏中所示的电压施加到进行消除的选择存储器单元的各部位，由于BTBT现象而产生空穴(hole)并进行电场加速，从而对选择存储器单元的绝缘膜11′中的氮化硅膜中注入空穴，由此，使存储器晶体管的阈值电压降低。即，存储器晶体管成为消除状态。

在读出时，例如将图25的“读出”的栏中所示的电压施加到进行读出的选择存储器单元的各部位。将读出时的施加到存储器栅极电极MG的电压Vmg设为写入状态下的存储器晶体管的阈值电压与消除状态下的存储器晶体管的阈值电压之间的值，从而能够判别写入状态和消除状态。

<关于主要特征和效果>

接下来，说明本实施方式的主要特征和效果。

本实施方式的半导体装置具有从半导体基板1的主面1a向与主面1a正交的方向突出的凸片FA，凸片FA在X方向上延伸，在Y方向上具有宽度。进一步地，以与凸片FA交叉的方式，控制栅极电极CG和存储器栅极电极MG在Y方向上延伸，栅极绝缘膜GIt介于凸片FA与控制栅极电极CG之间，栅极绝缘膜GIm介于凸片FA与存储器栅极电极MG之间。并且，栅极绝缘膜GIm的膜厚厚于栅极绝缘膜GIt的膜厚，所以存储器栅极电极MG交叉的区域(部分)的凸片FA的宽度WM1比控制栅极电极CG交叉的区域(部分)的凸片FA的宽度WC1窄。此处，栅极绝缘膜GIt和GIm的膜厚意味着氧化膜换算的膜厚。

使膜厚较厚的栅极绝缘膜GIm所介于的存储器栅极电极MG所跨过的部分的凸片FA的宽度WM1比膜厚较薄的栅极绝缘膜GIt所介于的控制栅极电极CG所跨过的部分的凸片的宽度WC1窄。根据该特征，能够充分抑制存储器栅极电极MG重叠的部分的凸片FA的短沟道效应，能够降低存储器栅极电极MG的栅极长度(X方向的宽度)，能够实现存储器单元MC的小型化。另外，能够将阈值设定得较低，所以能够实现高速动作和低功耗。

此外，一般的MISFET中的短沟道效应是指由于栅极电极的栅极长度变短而MISFET的阈值降低、亚阈值泄漏(截止时的漏电流)增加的现象。

另外，本实施方式的半导体装置具有从半导体基板1的主面1a向与主面1a正交的方向突出的凸片FA和FB，凸片FA和FB在X方向上延伸，在Y方向上具有宽度。进一步地，以与凸片FA交叉的方式，存储器栅极电极MG在Y方向上延伸，栅极绝缘膜GIm介于凸片FA与存储器栅极电极MG之间，以与凸片FB交叉的方式，栅极电极GE在Y方向上延伸，栅极绝缘膜GIL和绝缘膜HK介于凸片FB与栅极电极GE之间。然后，存储器栅极电极MG交叉的部分的凸片FA的宽度WM1比栅极电极GE交叉的部分的凸片FB的宽度WL1宽。

通过使存储器栅极电极MG所跨过的部分的凸片FA的宽度WM1变宽，从而与凸片FA的宽度WM1窄的情况相比，能够降低形成构成栅极绝缘膜GIm的绝缘膜10′之后的凸片FA的宽度WM1的偏差，所以存储器单元MC的写入次数和保持时间增加。另外，包括电荷累积部的栅极绝缘膜GIm的面积扩大，从而存储器单元MC的写入次数和保持时间增加。

另外，通过使构成逻辑部B的晶体管Tr的凸片FB的宽度WL1变窄，在动作电压(Vdd＝0.9V)比存储器单元MC的动作电压(Vdd＝1.5V)低的情况下，也能够充分抑制晶体管Tr的短沟道效应，能够降低晶体管Tr的栅极长度，能够实现晶体管Tr的小型化。另外， 能够将晶体管Tr的阈值设定得较低，所以能够实现高速动作和低功耗。

在本实施方式的半导体装置中，进一步地，存储器栅极电极MG交叉的部分的凸片FA的高度HM1比栅极电极GE交叉的部分的凸片FB的高度HL1高。

由此，包括电荷累积部的栅极绝缘膜GIm的面积扩大，从而存储器单元MC的写入次数和保持时间增加。另外，逻辑部B的晶体管Tr的凸片FB的高度HL1低，所以能够降低在晶体管Tr中流过的电流量，能够降低逻辑电路的功耗。

另外，根据本实施方式的半导体装置的制造方法，在通过热氧化法在凸片FA的主面FAa和侧面FAs形成栅极绝缘膜GIt之后，形成控制栅极电极CG，在通过热氧化法在凸片FA的主面FAa和侧面FAs形成构成栅极绝缘膜GIm的绝缘膜10′之后，形成存储器栅极电极MG。并且，构成栅极绝缘膜GIm的绝缘膜10′的膜厚厚于栅极绝缘膜GIt的膜厚，所以能够使存储器栅极电极MG交叉的部分的凸片FA的宽度WM1比控制栅极电极CG交叉的部分的凸片FA的宽度WC1窄。

这样，通过使存储器栅极电极MG所跨过的部分的凸片FA的宽度WM1比控制栅极电极CG所跨过的部分的凸片的宽度WC1窄，能够充分抑制存储器栅极电极MG重叠的部分的凸片FA的短沟道效应，能够降低存储器栅极电极MG的栅极长度(X方向的宽度)，能够实现存储器单元MC的小型化。

在本实施方式的半导体装置的制造方法中，当在凸片FA的主面FAa和侧面FAs形成栅极绝缘膜GIt时，在存储器栅极电极MG形成区域中也形成栅极绝缘膜GIt，在形成控制栅极电极CG之后，去除存储器栅极电极MG形成区域的栅极绝缘膜GIt，其后，在存储器栅极电极MG形成区域通过热氧化法而形成构成栅极绝缘膜GIm的绝缘膜10′。存储器栅极电极MG形成区域的凸片FA的宽度WM1变窄了大致相当于栅极绝缘膜GIt和绝缘膜10′的膜厚之和的量，所 以能够使存储器栅极电极MG形成区域的凸片FA的宽度WM1进一步降低。

<变形例1>

变形例1是上述实施方式的变形例，在使存储器单元部A3的凸片FA的高度HM1′低于逻辑部B2的凸片FB的高度HL1′这一点上不同。其他特征与上述实施方式相同。即，凸片的高度按存储器单元部A2的凸片FA的高度HC1、逻辑部B2的凸片FB的高度HL1′、存储器单元部A3的凸片FA的高度HM1′的顺序依次变低(HC1>HL1′>HM1′)。此外，凸片的宽度按存储器单元部A2的凸片FA的宽度WC1、存储器单元部A3的凸片FA的宽度WM1、逻辑部B2的凸片FB的宽度WL1的顺序依次变窄，与上述实施方式相同(WC1>WM1>WL1)。

接下来，说明变形例1的半导体装置的制造方法。变形例1的半导体装置的制造方法与上述实施方式的半导体装置的制造方法相同，但“元件分离膜STM和STL的形成工序(步骤S5)”不同。在变形例1中，不实施使用图11来说明了的存储器单元部A的元件分离膜STM的形成工序。在使用图10来说明了的逻辑部B的元件分离膜STL的形成工序中，在逻辑部B中形成元件分离膜STL，在存储器单元部A中形成元件分离膜STM。即，不进行凸片FA和FB的高度调整，使从元件分离膜STM露出的凸片FA的高度HA与从元件分离膜STL露出的凸片FB的高度HB相等。即，准备凸片FA的宽度WA比凸片FB的宽度WB宽、凸片FA的高度HA与凸片FB的高度HB相等的半导体基板1(WA>WB，HA＝HB)。然后，与上述实施方式的制造方法同样地，形成存储器单元MC和晶体管Tr。

构成栅极绝缘膜GIm的绝缘膜10′的膜厚厚于栅极绝缘膜GIL的膜厚，绝缘膜10′和栅极绝缘膜GIL是热氧化膜，所以能够使存储器栅极电极MG交叉的部分的凸片FA的高度HM1′比栅极电极GE交叉的部分的凸片FB的高度HL1′低。

通过使逻辑部B2的凸片FB的高度HL1′变高，能够提高逻辑部 B的晶体管Tr的驱动能力，能够实现逻辑电路的高速动作。然后，通过使存储器单元部A3的凸片FA的高度HM1′变低，能够提高存储器栅极电极MG的形成工序中的成品率。

此处，使用图2和图17来说明存储器栅极电极MG的形成工序。如图17所示，在通过使用掩模膜13的蚀刻处理去除从掩模膜13露出的导体膜12时，图2所示的存在于相邻的2个存储器栅极MG间的导体膜12被去除。去除导体膜12之前的、存储器栅极MG间的Y方向的剖面图与图17的存储器单元部A3的剖面图相同(但是，掩模膜13不存在)。即，在凸片FA上，存在较薄的导体膜12，在凸片FA的外侧的元件分离膜STM上，存在凸片FA的高度以上的较厚的导体膜12。在导体膜12的蚀刻工序中，去除上述薄的导体膜12和厚的导体膜12，所以通过使凸片FA的高度变低，能够提高蚀刻工序的成品率。

<变形例2>

变形例2是上述实施方式的变形例。

图26是变形例2中的半导体装置的主要部分剖面图。在图26中，示出存储器单元部A2和A3的凸片FA的形状以及逻辑部B2的凸片FB的形状。在存储器单元部A3的凸片FA的宽度WM2比逻辑部B2的凸片FB的宽度WL2窄、并且使存储器单元部A3的凸片FA的高度HM2比逻辑部B2的凸片FB的高度HL2低这一点上不同。因此，凸片的宽度按存储器单元部A2的凸片FA的宽度WC2、逻辑部B2的凸片FB的宽度WL2、存储器单元部A3的凸片FA的宽度WM2的顺序依次变窄(WC2>WL2>WM2)。并且，凸片的高度按存储器单元部A2的凸片FA的高度HC2、逻辑部B2的凸片FB的高度HL2、存储器单元部A3的凸片FA的高度HM2的顺序依次变低(HC2>HL2>HM2)。

接下来，说明变形例2的半导体装置的制造方法。变形例2的半导体装置的制造方法与上述实施方式的半导体装置的制造方法相同，但不实施“硬掩模膜5的细化工序(步骤S3)”和“凸片FA和FB 的高度调整的工序”。即，准备凸片FA的宽度WA与凸片FB的宽度WB相等、凸片FA的高度HA与凸片FB的高度HB相等的半导体基板1(WA＝WB、HA＝HB)。然后，与上述实施方式的制造方法同样地形成存储器单元MC和晶体管Tr。

构成栅极绝缘膜GIm的绝缘膜10′的膜厚厚于栅极绝缘膜GIt和GIL的膜厚，绝缘膜10′、栅极绝缘膜GIt和GIL是热氧化膜。因此，能够使存储器栅极电极MG交叉的部分的凸片FA的宽度WM2和高度HM2小于控制栅极电极CG交叉的部分的凸片FA的宽度WC2和高度HC2以及栅极电极GE交叉的部分的凸片FB的宽度WL2和高度HL2。

通过使存储器栅极电极MG交叉的部分的凸片FA的宽度WM2变窄，能够充分抑制存储器栅极电极MG重叠的部分的凸片FA的短沟道效应，能够降低存储器栅极电极MG的栅极长度(X方向的宽度)，能够实现存储器单元MC的小型化。并且，通过使形成逻辑部B的晶体管Tr的凸片FB的宽度WL2变宽，例如，能够抑制阈值等特性发生偏差，并且，能够提高驱动能力。

通过使逻辑部B2的凸片FB的高度HL2变高，能够提高逻辑部B的晶体管Tr的驱动能力，能够实现逻辑电路的高速动作。然后，通过使存储器单元部A3的凸片FA的高度HM2变低，能够提高存储器栅极电极MG的形成工序中的成品率。

<变形例3>

变形例3是变形例2的变形例。在使存储器单元部A3的凸片FA的高度HM2′比逻辑部B2的凸片FB的高度HL2′高这一点上不同。其他特征与变形例2相同。即，凸片的宽度按存储器单元部A2的凸片FA的宽度WC2、逻辑部B2的凸片FB的宽度WL2、存储器单元部A3的凸片FA的宽度WM2的顺序依次变窄(WC2>WL2>WM2)。并且，凸片的高度按存储器单元部A2的凸片FA的高度HC2、存储器单元部A3的凸片FA的高度HM2′、逻辑部B2的凸片FB的高度HL2′的顺序依次变低(HC2>HM2′>HL2′)。

接下来，说明变形例3的半导体装置的制造方法。变形例3的半导体装置的制造方法与变形例2的半导体装置的制造方法相同，但不实施“硬掩模膜5的细化工序(步骤S3)”，而实施“凸片FA和FB的高度调整的工序”。即，准备凸片FA的宽度WA与凸片FB的宽度WB相等、凸片FA的高度HA比凸片FB的高度HB高的半导体基板1(WA＝WB，HA>HB)。并且，与上述变形例2同样地形成存储器单元MC和晶体管Tr。

存储器栅极电极MG交叉的部分的凸片FA的高度HM2′比栅极电极GE交叉的部分的凸片FB的高度HL2′高，所以包括电荷累积部的栅极绝缘膜GIm的面积扩大，从而存储器单元MC的写入次数和保持时间增加。另外，逻辑部B的晶体管Tr的凸片FB的高度HL2′低，所以能够降低逻辑电路的功耗。

<变形例4>

变形例4是上述实施方式的变形例。与上述实施方式相比，存储器单元的栅极电极的构造不同。上述实施方式的存储器单元MC具有控制栅极电极CG和存储器栅极电极MG，但变形例4的存储器单元MC2具有存储器栅极电极MG2，不具有控制栅极电极。除存储器栅极电极MG2以外，附加与上述实施方式相同的符号。

图27是变形例4的半导体装置的主要部分剖面图。在图27中，示出存储器单元部A的2个剖面图和逻辑部B的2个剖面图。图28是变形例4的半导体装置的主要部分剖面图。在图28中，示出存储器单元部A3的凸片FA形状和逻辑部B2的凸片FB形状。

如图27所示，存储器单元MC2形成于凸片FA的主面FAa和侧面FAs上，具有存储器栅极电极MG2、栅极绝缘膜GIm、源极区域MS和漏极区域MD。栅极绝缘膜GIm是绝缘膜10′和11′的层叠构造，绝缘膜11′包括作为电荷累积部(电荷累积层)的氮化硅膜与覆盖氮化硅膜的表面的氧氮化硅膜的层叠膜。栅极绝缘膜GIm的膜厚比栅极绝缘膜GIL和绝缘膜HK的膜厚之和厚。

如图28所示，存储器单元部A3的凸片FA的宽度WM3比逻辑 部B2的凸片FB的宽度WL3宽，存储器单元部A3的凸片FA的高度HM3比逻辑部B2的凸片FB的高度HL3高(WM3>WL3、HM3>HL3)。

通过使存储器栅极电极MG2跨过的部分的凸片FA的宽度WM3变宽，从而与凸片FA的宽度WM3窄的情况相比，能够降低形成构成栅极绝缘膜GIm的绝缘膜10′之后的凸片FA的宽度WM3的偏差，所以存储器单元MC2的写入次数和保持时间增加。另外，包括电荷累积部的栅极绝缘膜GIm的面积扩大，从而存储器单元MC2的写入次数和保持时间增加。

通过使构成逻辑部B2的晶体管Tr的凸片FB的宽度WL3变窄，在动作电压(Vdd＝0.9V)比存储器单元MC2的动作电压(Vdd＝1.5V)低的情况下，也能够充分抑制晶体管Tr的短沟道效应，能够使晶体管Tr的栅极长度降低，能够实现晶体管Tr的小型化。另外，能够将晶体管Tr的阈值设定得较低，所以能够实现高速动作和低功耗。

<变形例5>

变形例5是上述变形例4的变形例。

存储器单元部A3的凸片FA的宽度WM3′比逻辑部B2的凸片FB的宽度WL3′窄。另外，存储器单元部A3的凸片FA的高度HM3′比逻辑部B2的凸片FB的高度HL3′低(WM3′<WL3′、HM3′<HL3′)。

通过使存储器栅极电极MG2交叉的部分的凸片FA的宽度WM3′变窄，能够充分抑制存储器栅极电极MG2重叠的部分的凸片FA的短沟道效应，能够使存储器栅极电极MG2的栅极长度(X方向的宽度)降低，能够实现存储器单元MC2的小型化。并且，通过使形成逻辑部B2的晶体管Tr的凸片FB的宽度WL3′变宽，能够抑制例如阈值等的特性偏差，并且能够提高驱动能力。

通过使逻辑部B2的凸片FB的高度HL3′变高，能够提高逻辑部B的晶体管Tr的驱动能力，能够实现逻辑电路的高速动作。并且，通过使存储器单元部A3的凸片FA的高度HM3′变低，能够提高存储器栅极电极MG2的形成工序中的成品率。

以上，根据其实施方式来具体来说明了通过本发明者完成的发明，但本发明不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。

其他，以下记载上述实施方式所记载的内容的一部分。

[附记1]

一种半导体装置，具有：

半导体基板，具有主面；

第1突出部，在所述主面的第1区域中，作为所述半导体基板的一部分并且从所述主面突出，在所述主面的第1方向上具有宽度，在与所述第1方向正交的第2方向上延伸；

第2突出部，在与所述第1区域不同的第2区域中，作为所述半导体基板的一部分并且从所述主面突出，在所述主面的第1方向上具有宽度，在与所述第1方向正交的第2方向上延伸；

第1栅极电极，隔着第1绝缘膜地配置于所述第1突出部上，在所述第1方向上延伸；

第2栅极电极，隔着第2绝缘膜地配置于所述第2突出部上，在所述第1方向上延伸；

第1半导体区域和第2半导体区域，以夹着所述第1栅极电极的方式，形成于所述第1突出部内；以及

第3半导体区域和第4半导体区域，以夹着所述第2栅极电极的方式，形成于所述第2突出部内，

所述第1绝缘膜包括电荷累积层，

所述第1栅极电极重叠的区域中的所述第1突出部的第1宽度比所述第2栅极电极重叠的区域中的所述第2突出部的第2宽度窄。

[附记2]

在附记1所述的半导体装置中，还具有：

第1元件分离膜，形成于所述半导体基板的主面，在俯视时包围所述第1突出部；以及

第2元件分离膜，形成于所述半导体基板的主面，在俯视时包围 所述第2突出部。

[附记3]

在附记2所述的半导体装置中，

所述第1栅极电极重叠的区域中从所述第1元件分离膜露出的所述第1突出部的第1高度比在所述第2栅极电极重叠的区域中从所述第2元件分离膜露出的所述第2突出部的第2高度低。

[附记4]

一种半导体装置，具有：

半导体基板，具有主面；

第1突出部，在所述主面的第1区域中，作为所述半导体基板的一部分并且从所述主面突出，在所述主面的第1方向上具有宽度，在与所述第1方向正交的第2方向上延伸；

第2突出部，在与所述第1区域不同的第2区域中，作为所述半导体基板的一部分并且从所述主面突出，在所述主面的第1方向上具有宽度，在与所述第1方向正交的第2方向上延伸；

第1元件分离膜，形成于所述半导体基板的主面上，在俯视时包围所述第1突出部；

第2元件分离膜，形成于所述半导体基板的主面上，在俯视时包围所述第2突出部；

第1栅极电极，隔着第1绝缘膜地配置于所述第1突出部上，在所述第1方向上延伸；

第2栅极电极，隔着第2绝缘膜地配置于所述第2突出部上，在所述第1方向上延伸；

第1半导体区域和第2半导体区域，以夹着所述第1栅极电极的方式，形成于所述第1突出部内；以及

第3半导体区域和第4半导体区域，以夹着所述第2栅极电极的方式，形成于所述第2突出部内，

所述第1绝缘膜包括电荷累积层，

所述第1栅极电极重叠的区域中从所述第1元件分离膜露出的所 述第1突出部的第1高度比在所述第2栅极电极重叠的区域中从所述第2元件分离膜露出的所述第2突出部的第2高度高。

[附记5]

一种半导体装置，具有：

半导体基板，具有主面；

第1突出部，在所述主面的第1区域中，作为所述半导体基板的一部分并且从所述主面突出，在所述主面的第1方向上具有宽度，在与所述第1方向正交的第2方向上延伸；

第2突出部，在与所述第1区域不同的第2区域中，作为所述半导体基板的一部分并且从所述主面突出，在所述主面的第1方向上具有宽度，在与所述第1方向正交的第2方向上延伸；

第1元件分离膜，形成于所述半导体基板的主面上，在俯视时包围所述第1突出部；

第2元件分离膜，形成于所述半导体基板的主面上，在俯视时包围所述第2突出部；

第1栅极电极，隔着第1绝缘膜地配置于所述第1突出部上，在所述第1方向上延伸；

第2栅极电极，隔着第2绝缘膜地配置于所述第2突出部上，在所述第1方向上延伸；

第1半导体区域和第2半导体区域，以夹着所述第1栅极电极的方式，形成于所述第1突出部内；以及

第3半导体区域和第4半导体区域，以夹着所述第2栅极电极的方式，形成于所述第2突出部内，

所述第1绝缘膜包括电荷累积层，

所述第1栅极电极重叠的区域中从所述第1元件分离膜露出的所述第1突出部的第1高度比在所述第2栅极电极重叠的区域中从所述第2元件分离膜露出的所述第2突出部的第2高度低。

[附记6]

一种半导体装置的制造方法，具有：

(a)准备半导体基板的工序；

(b)形成突出部的工序，该突出部作为所述半导体基板的一部分并且从所述半导体基板的主面突出，在所述主面的第1方向上具有宽度，在与所述第1方向正交的第2方向上延伸；

(c)在所述突出部的第1区域中形成第1热氧化膜的工序；

(d)在所述第1热氧化膜上形成第1栅极电极的工序；

(e)在所述突出部的与所述第1区域不同的第2区域中形成第2热氧化膜的工序；

(f)在所述第2热氧化膜上形成第2栅极电极的工序；以及

(g)以夹着所述第1栅极电极和所述第2栅极电极的方式，在所述突出部内形成第1半导体区域和第2半导体区域的工序，

所述第2热氧化膜的膜厚厚于所述第1热氧化膜的膜厚。

[附记7]

在附记6所述的半导体装置的制造方法中，

在所述第2区域中也形成所述第1热氧化膜，在去除形成于所述第2区域的所述第1热氧化膜之后，实施所述(e)工序。