半导体器件及其形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。

背景技术：

金属互连结构是半导体器件中不可或缺的结构，用于实现有源区与有源区之间的互连、晶体管和晶体管之间的互连、或者不同层金属线之间的互连，完成信号的传输和控制。因此，在半导体制造过程中，金属互连结构的形成对半导体器件的性能以及半导体制造成本有着很大的影响。为了增加器件的密度，在集成电路中的半导体器件的尺寸已经被不断减小，为了实现各个半导体器件的电连接，通常需要多层互连结构。

一般的，在半导体器件制造过程的后端互连工艺中，第一层金属层(M1)需要与下层的有源器件结构(包含源漏区域和栅极结构区域)之间形成电学连接。因此，在形成第一层金属层之前，通常需要预先形成半导体器件的局部互连结构(Local Interconnect)。所述局部互连结构包含：与下层的源漏区电连接的第零层金属层(M0)、以及与栅极结构区域之间电连接的第零层栅金属层(M0G)。

然而，现有技术中形成的半导体器件的性能有待进一步提高。

技术实现要素：

本发明解决的问题是提供一种半导体器件及其形成方法，提高形成的半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底表面形成有栅极结构，所述栅极结构两侧分别具有一个互连区，所述互连区的基底内分别形成有位于栅极结构两侧的源区和漏区，其中，每一互连区横跨若干个源区或若干个漏区；在所述基底表面和栅极结构表面形成第一介质层；刻蚀位于互连区上方的第一介质层，直至暴露出源区表面 或漏区表面，在所述互连区上方形成通孔，且每一通孔横跨一互连区内的全部源区或全部漏区；形成填充满所述通孔的互连层；在所述互连层顶部表面形成第零层导电层。

可选的，所述第零层导电层位于互连层部分顶部表面。

可选的，所述第零层导电层还位于第一介质层部分顶部表面。

可选的，所述第一介质层顶部与栅极结构顶部齐平或低于栅极结构顶部。

可选的，形成所述通孔的工艺步骤包括：在所述第一介质层表面形成具有第一开口的第一图形层，所述第一开口位于互连区上方，且横跨每一互连区内的全部源区或全部漏区；以所述第一图形层为掩膜，沿所述第一开口刻蚀位于互连区上方的第一介质层，形成所述通孔；去除所述第一图形层。

可选的，形成所述第一图形层的工艺步骤包括：在所述第一介质层表面形成第一掩膜层；在所述第一掩膜层表面形成第二掩膜层，且所述第一掩膜层和第二掩膜层的材料不同；在所述第二掩膜层表面形成第一光刻胶层，所述第一光刻胶层投影于栅极结构顶部表面的图形至少覆盖相邻互连区之间的栅极结构整个顶部表面，相邻第一光刻胶层之间的区域投影于基底表面的图形为第一投影图形，所述第一投影图形覆盖互连区以及与所述互连区相邻的隔离层；以所述第一光刻胶层为掩膜，刻蚀所述第二掩膜层直至暴露出第一掩膜层表面；去除所述第一光刻胶层；在刻蚀后第二掩膜层表面以及暴露出的第一掩膜层表面形成第二光刻胶层，所述第二光刻胶层投影于基底表面的图形为第二投影图形，第二投影图形对应位于第一投影图形内，且所述第二投影图形覆盖隔离层；以所述第二光刻胶层为掩膜，刻蚀所述暴露出的第一掩膜层直至暴露出第一介质层表面，在所述第一掩膜层内形成第一开口，所述刻蚀后的第一掩膜层作为第一图形层；去除所述第二光刻胶层。

可选的，形成所述第零层导电层的工艺步骤包括：在所述互连层顶部表面、以及第一介质层顶部表面形成导电膜；图形化所述导电膜，形成所述第零层导电层。

可选的，形成所述第零层导电层的工艺步骤包括：在所述互连层顶部表面以及第一介质层顶部表面形成第二介质层；在所述第二介质层顶部表面形 成具有第二开口的第二图形层，所述第二开口底部暴露出互连层部分顶部表面；以所述第二图形层为掩膜，沿第二开口刻蚀所述第二介质层，直至暴露出互连层顶部表面，在所述第二介质层内形成沟槽；形成填充满所述沟槽的第零层导电层；去除所述第二图形层。

可选的，所述互连层的材料为铜、铝、钨、金、银或钛中的一种或多种；所述第零层导电层的材料为铜、铝、钨、金、银或钛中的一种或多种。

可选的，每一栅极结构两侧分别形成有多个源区或多个漏区，每一互连区横跨所述多个源区或多个漏区。

可选的，所述基底包括：衬底；位于衬底表面的若干分立的鳍部；位于所述衬底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面，且所述隔离层顶部低于鳍部顶部；其中，所述栅极结构横跨所述鳍部，且所述栅极结构位于部分隔离层表面、以及鳍部的侧壁和顶部表面，所述源区和漏区分别位于所述栅极结构两侧的鳍部内。

可选的，所述鳍部的数量大于1，且若干鳍部平行排列，所述栅极结构横跨至少一个鳍部；所述栅极结构的数量大于1，且若干栅极结构平行排列，每一栅极结构横跨多个鳍部。

可选的，每一互连区横跨同一栅极结构对应的多个鳍部内的源区或漏区。

可选的，还包括步骤：形成与栅极结构中的导电栅极电连接的第零层栅导电层，且所述第零层栅导电层顶部与第零层导电层齐平。

本发明还提供一种半导体器件，包括：基底，所述基底表面形成有栅极结构，所述栅极结构两侧分别具有一个互连区，所述互连区的基底内分别形成有位于栅极结构两侧的源区和漏区，其中，每一互连区横跨若干个源区或若干个漏区；位于所述基底表面和栅极结构表面的第一介质层；位于所述互连区上方第一介质层内的通孔，所述通孔暴露出源区表面或漏区表面，且每一通孔横跨每一互连区内的全部源区或全部漏区；填充满所述通孔的互连层，所述互连层I横跨每一互连区I内的全部源区或全部漏区；位于所述互连层顶部表面的第零层导电层。

可选的，所述第零层导电层位于互连层部分顶部表面。

可选的，所述第零层导电层还位于第一介质层部分顶部表面。

可选的，所述基底包括：衬底；位于衬底表面的若干分立的鳍部；位于所述衬底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面，且所述隔离层顶部低于鳍部顶部；其中，所述栅极结构横跨所述鳍部，且所述栅极结构位于部分隔离层表面、以及鳍部的侧壁和顶部表面，所述源区和漏区分别位于所述栅极结构两侧的鳍部内。

可选的，所述鳍部的数量大于1，且若干鳍部平行排列，所述栅极结构横跨至少一个鳍部；所述栅极结构的数量大于1，且若干栅极结构平行排列，每一栅极结构横跨多个鳍部，其中，每一互连区横跨同一栅极结构对应的多个鳍部内的源区或漏区。

可选的，还包括：与所述栅极结构中导电栅极电连接的第零层栅导电层，且所述第零层栅导电层顶部与第零层导电层齐平。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供半导体器件形成方法的技术方案中，基底表面和栅极结构表面形成第一介质层；刻蚀位于互连区上方的第一介质层，直至暴露出源区表面或漏区表面，在互连区上方形成通孔，且每一通孔横跨一互连区内的全部源区或全部漏区；接着，形成填充满所述通孔的互连层，使得所述互连层位于源区表面或漏区表面，且每一互连层将一互连区内的全部源区或全部漏区电连接起来；然后，在所述互连层顶部表面形成第零层导电层，每一第零层导电层与一互连区内的全部源区或全部漏区电连接。本发明中，由于在形成第零层导电层之前首先形成了互连层，所述互连层将互连区内的全部源区或全部漏区电连接，因此本发明中形成的第零层导电层仅需与互连层相接触，就能够实现第零层导电层与互连区内的全部源区或全部漏区电连接的目的，使得形成半导体器件的工艺灵活性增加，第零层导电层与互连区内全部源区或全部漏区之间的电连接性能良好，避免了现有技术中的互连区内某些源区或漏区与第零层导电层之间电连接性能差的问题，从而提高半导体器件的电学性能。

进一步，所述第一介质层顶部与栅极结构顶部齐平或低于栅极结构顶部， 使得刻蚀第一介质层形成的通孔深度较浅，所述通孔具有较小的纵宽比，从而提高形成的通过的位置精确度和形貌精确度，且互连层填充通孔的能力得到提高，避免形成的互连层内出现孔洞，提高形成的互连层的位置精确度和形貌精确度。

更进一步，形成所述通孔的工艺步骤包括：在所述第一介质层表面形成具有第一开口的第一图形层，所述第一开口位于互连区上方，且横跨每一互连区内的全部源区或全部漏区；以所述第一图形层为掩膜，沿所述第一开口刻蚀位于互连区上方的第一介质层，形成所述通孔；去除所述第一图形层。其中，形成所述第一图形层的方法为双重图形化法，将材料不同的第一掩膜层和第二掩膜层进行两次图形化，从而形成所述第一图形层，进一步提高了形成的通孔的位置精确度和形貌精确度，且满足器件小型化微型化的发展趋势。

本发明还提供一种结构性能优越的半导体器件，包括：基底，所述基底表面形成有栅极结构，所述栅极结构两侧分别具有一个互连区，所述互连区的基底内分别形成有位于栅极结构两侧的源区和漏区，其中，每一互连区横跨若干个源区或若干个漏区；位于所述基底表面和栅极结构表面的第一介质层；位于所述互连区上方第一介质层内的通孔，所述通孔暴露出源区表面或漏区表面，且每一通孔横跨每一互连区内的全部源区或全部漏区；填充满所述通孔的互连层，所述互连层I横跨每一互连区I内的全部源区或全部漏区；位于所述互连层顶部表面的第零层导电层。本发明提供的半导体器件中，所述第零层导电层仅需与互连层相接触，因此所述半导体器件中的第零层导电层的位置和形貌选择范围广，通过合理设置第零层导电层的位置和形貌，能够获得更为优化的半导体器件版图设计，且使得半导体器件具有较高的电学性能和可靠性。

附图说明

图1至图2为现有技术半导体器件的结构示意图；

图3至图19为本发明一实施例提供的半导体器件形成过程的结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的性能有待进一步提高。

研究发现，参考图1及图2，图1为现有技术半导体器件俯视图，图2为图1沿XX1方向的剖面图，形成所述半导体器件的工艺步骤包括：提供衬底101，位于衬底101表面的鳍部102，位于衬底101表面以及鳍部102侧壁表面的隔离层103，所述隔离层103顶部低于鳍部102顶部，横跨所述鳍部102的栅极结构113，所述栅极结构113覆盖鳍部102部分顶部表面和侧壁表面，其中，所述栅极结构两侧分别具有一个互连区，分别位于栅极结构113两侧鳍部102内的源区或漏区，所述互连区横跨若干个鳍部102内的源区或漏区；在所述隔离层103表面以及栅极结构113表面形成第一介质层104，所述第一介质层104顶部与栅极结构113顶部齐平；在所述第一介质层104表面形成第二介质层105；形成贯穿所述第一介质层104和第二介质层105内的通孔，所述通孔位于互连区上方，且所述通孔横跨互连区内的全部源区或全部漏区；形成填充满所述通孔的第零层导电层106；形成贯穿所述第二介质层105的沟槽，所述沟槽位于栅极结构上方，且所述沟槽暴露处栅极结构中的导电栅极表面；形成填充满所述沟槽的第零层栅导电层。

现有技术中，考虑到第零层栅导电层顶部与第零层导电层顶部齐平或高度相差较小，位于隔离层103表面的介质层的顶部应高于栅极结构113顶部，因此现有技术中介质层包括第一介质层104和位于第一介质层104顶部表面的第二介质层105。在形成第零层导电层106之前，需要刻蚀位于源区或漏区上方的介质层形成通孔，然后在通孔内填充满第零层导电层106，由于所述介质层的厚度为第一介质层104和第二介质层105的厚度之和，因此现有技术中形成的通孔深度较深，所述通孔的纵宽比大，采用刻蚀工艺形成的通孔的位置和形貌出现偏差的概率大。尤其是当半导体器件的尺寸越来越小时，越容易导致通孔未暴露出某些本该被暴露出的源区表面或漏区表面，进而造成半导体器件的电学性能变差。

为此，本发明提供一种半导体器件的形成方法，提供基底，所述基底表面形成有栅极结构，所述栅极结构两侧分别具有一个互连区，所述互连区的基底内分别形成有位于栅极结构两侧的源区和漏区，其中，每一互连区横跨 若干个源区或若干个漏区；在所述基底表面和栅极结构表面形成第一介质层；刻蚀位于互连区上方的第一介质层，直至暴露出源区表面或漏区表面，在所述互连区上方形成通孔，且每一通孔横跨每一互连区内的全部源区或全部漏区；形成填充满所述通孔的互连层；在所述互连层顶部表面形成第零层导电层。本发明首先在厚度较薄的第一介质层内形成互连层，所述互连层将每一互连区的全部源区或全部漏区电连接，且所述互连层具有较高的位置精确度和形貌精确度；接着，在互连层顶部表面形成第零层导电层，所述第零层导电层仅需与互连层之间相接触，就能够使第零层导电层与每一互连区内的全部源区或全部漏区电连接，形成的第零层导电层的工艺灵活性增加，且半导体器件的电学性能得到提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图19为本发明一实施例提供的半导体器件形成过程的结构示意图。

参考图3至图5，图3为俯视图，图4为图3沿YY1方向的剖面结构示意图，图5为图3沿ZZ1方向的剖面结构示意图，提供基底，所述基底表面形成有栅极结构，所述栅极结构两侧分别具有一个互连区I，所述互连区I的基底内分别形成有位于栅极结构两侧的源区(未标示)和漏区(未标示)，其中，每一互连区I横跨若干个源区或若干个漏区。

本实施例中，形成的半导体器件为鳍式场效应管，所述基底包括：衬底201，位于衬底201表面的若干分立的鳍部202，位于衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部。所述栅极结构横跨鳍部202，且所述栅极结构覆盖鳍部202的部分顶部和侧壁表面、以及部分隔离层203表面。

在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。

所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述隔离层203作为半导体器件的隔离结构，起到电隔离相邻鳍部202的作用，所述隔离层203的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅，所述隔离层203的材料为氧化硅。

每一栅极结构两侧分别形成有多个源区或多个漏区，每一互连区I横跨所述多个源区或多个漏区。本实施例中，所述鳍部202的数量大于1，且所述鳍部202平行排列，所述栅极结构横跨至少一个鳍部202；所述栅极结构的数量也大于1，且所述栅极结构平行排列，所述栅极结构的排列方向与鳍部202的排列方向相互垂直，且每一栅极结构横跨多个鳍部202；每一互连区I横跨同一栅极结构对应的多个鳍部202内的源区或漏区。

在一个具体实施例中，每一互连区I横跨同一栅极结构对应的2个鳍部202内的源区或漏区；在其他具体实施例中，每一互连区还能够横跨同一栅极结构对应的若干个鳍部内的源区或漏区，所述若干个为大于2的任一自然数个。

所述源区和漏区还形成有应力层(未标示)，所述应力层的材料为碳化硅或锗化硅。所述应力层的材料为碳化硅时，所述应力层内掺杂有N型离子，例如为P、As或Sb；所述应力层的材料为锗化硅时，所述应力层内掺杂有P型离子，例如为B、Ga或In。本实施例以每一栅极结构两侧对应形成有独立的源区或漏区作为示例，在其他实施例中，相邻栅极结构还能够具有掺杂区作为各自的源区或漏区，即，相邻栅极结构之间具有共源漏结构。

所述栅极结构包括：栅介质层211、位于栅介质层211表面的功函数层212、以及位于功函数层212表面的导电栅极213。本实施例中，所述栅极结构还包括：位于栅介质层211侧壁表面、功函数层212侧壁表面以及导电栅极213侧壁表面的侧墙(未图示)。

所述栅介质层211的材料为高k栅介质材料，高k栅介质材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。所述功函数层212 的材料为N型功函数材料或P型功函数材料，其中，N型功函数材料为TiAl、TaAlN、TiAlN、MoN、TaCN或AlN，P型功函数材料为Ta、TiN、TaN、TaSiN或TiSiN。所述导电栅极213的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。

本实施例中，所述栅极结构还包括：位于导电栅极213顶部表面的硬掩膜层206，所述硬掩膜层206能够起到保护导电栅极213的作用。本实施例中，所述硬掩膜层206的材料为氮化硅。在其他实施例中，所述硬掩膜层的材料还能够为氮氧化硅或碳氮氧化硅。

在其他实施例中，所述栅极结构还能够为伪栅结构(dummy gate)，其中，栅极结构为单层结构或叠层结构。

继续参考图3至图5，在所述栅极结构顶部表面和侧壁表面、以及基底表面形成层间介质层204。

需要说明的是，为了便于图示和说明，图3中仅示出了鳍部202以及栅极结构的位置关系，图3中未示出层间介质层204，后续工艺步骤中提供的俯视图也未示出半导体器件的完整结构。

本实施例中，所述层间介质层204顶部与栅极结构顶部齐平。在其他实施例中，所述层间介质层顶部低于栅极结构顶部；或者，所述层间介质层顶部高于栅极结构顶部。

所述层间介质层204的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种，形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，所述层间介质层204的材料为氧化硅，形成工艺包括等离子体增强化学气相沉积(PECVD)工艺。

参考图6及图7，图6为在图4基础上示意图，图7为在图5基础上示意图，在所述第一介质层204表面形成具有第一开口208的第一图形层207，所述第一开口208位于互连区I上方，且横跨每一互连区I内的全部源区或全部漏区。

本实施例中，所述第一开口208投影于基底表面的投影图形铺满所述互连区I，从而保证后续形成的互连层能够将每一互连区I内的全部源区或全部漏区电连接。

所述第一图形层207的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、氮化钛或氮化钽。所述第一图形层207的材料与第一介质层204的材料不同，本实施例中，所述第一图形层207的材料为氮化硅，形成所述第一图形层207的工艺步骤包括：在所述第一介质层204表面形成图形膜；在所述图形膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述图形膜形成所述第一图形层207；去除所述图形化的光刻胶层。

在其他实施例中，还能够采用双重图形化法形成所述具有第一开口的第一图形层，形成所述第一图形层的工艺步骤包括：在所述第一介质层表面形成第一掩膜层；在所述第一掩膜层表面形成第二掩膜层，且所述第一掩膜层和第二掩膜层的材料不同；在所述第二掩膜层表面形成第一光刻胶层，所述第一光刻胶层投影于栅极结构顶部表面的图形至少覆盖相邻互连区之间的栅极结构整个顶部表面，相邻第一光刻胶层之间的区域投影于基底表面的图形为第一投影图形，所述第一投影图形覆盖互连区以及与所述互连区相邻的隔离层；以所述第一光刻胶层为掩膜，刻蚀所述第二掩膜层直至暴露出第一掩膜层表面；去除所述第一光刻胶层；在刻蚀后第二掩膜层表面以及暴露出的第一掩膜层表面形成第二光刻胶层，所述第二光刻胶层投影于基底表面的图形为第二投影图形，每一第二投影图形对应位于一第一投影图形内，且所述第二投影图形覆盖隔离层；以所述第二光刻胶层为掩膜，刻蚀所述暴露出的第一掩膜层直至暴露出第一介质层表面，在所述第一掩膜层内形成第一开口，所述刻蚀后的第一掩膜层作为第一图形层；去除所述第二光刻胶层。

在其他实施例中，所述第一图形层的材料还能够为光刻胶材料。

参考图8及图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，刻蚀位于互连区I上方的第一介质层204，直至暴露出源区表面或漏区表面，在所述互连区I上方形成通孔218。

具体的，以所述第一图形层207(参考图6及图7)为掩膜，沿所述第一开口208刻蚀位于互连区I上方的第一介质层204，形成所述通孔218。采用干法刻蚀工艺刻蚀所述第一介质层204，干法刻蚀工艺的刻蚀气体包括CF₄或CHF₃。

所述通孔218的数量与互连区I的数量相同，且每一通孔218横跨每一互连区I内的全部源区或全部漏区，从而使得后续形成的互连层将每一互连区I内的全部源区或全部漏区电连接起来。

本实施例中，所述通孔218仅贯穿第一介质层204的厚度。与现有技术相比，本实施例中刻蚀形成的通孔218的深度更浅，从而使得本实施例中形成通孔218的工艺难度减小，且提高了形成的通孔218的形貌，提高通孔218的位置精确度和形貌精确度，进而使得后续形成的互连层具有较高的位置精确度和形貌精确度，提高形成的半导体器件的电连接可靠性。

而现有技术中，源区或漏区表面形成有第零层导电层，且栅极结构顶部表面形成有第零层栅导电层，考虑到第零层导电层顶部与第零层栅导电层的顶部齐平或相差较小，需要在第一介质层表面形成第二介质层，使得第二介质层顶部高于栅极结构顶部，从而在第二介质层内形成与栅极结构电连接的第零层栅导电层，相应的，形成所述第零层导电层所需的通孔贯穿第一介质层厚度和第二介质层厚度，由于通孔的深度较深，使得形成的通孔的位置和形貌容易出现偏差，特别当半导体器件的尺寸越来越小时，还可能导致通孔未暴露出互连区内某些源区或漏区的问题。

参考图10至图12，图10为俯视图，图11为图10沿YY1方向的剖面图，图12为图10沿ZZ1方向的剖面图，形成填充满所述通孔218(参考图8及图9)的互连层228。

所述互连层228的材料为铜、铝、钨、金、银或钛中的一种或多种。本实施例中，所述互连层228的材料为钨。

形成所述互连层228的工艺步骤包括：形成填充满所述通孔218的互连膜，所述互连膜顶部高于第一介质层204顶部；去除高于第一介质层204顶部的互连膜，形成所述互连层228。

所述互连层228位于互连区I上方，所述互连层228位于源区表面或漏区表面。所述互连层228的数量与互连区I的数量相同，且互连层228横跨每一互连区I内的全部源区或全部漏区，从而使得互连区I内的全部源区或全部漏区通过互连层228实现电连接。

由前述分析可知，本实施例中形成的互连层228具有较高的位置精确度和形貌精确度，使得互连区I内的全部源区或全部漏区之间的电连接性能可靠性得到提高。

参考图13及图14，图13为在图11基础上示意图，图14为在图12基础上示意图，在所述互连层228顶部表面以及第一介质层204顶部表面形成第二介质层301。

本实施例中，所述第二介质层301为后续形成第零层导电层以及第零层栅导电层提供工艺基础，且保护后续形成的第零层导电层以及第零层栅导电层。

所述第二介质层301的材料为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅；采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第二介质层301。本实施例中，所述第二介质层301的材料为氧化硅。

参考图15及图16，图15为在图13基础上示意图，图16为在图14基础上示意图，在所述第二介质层301顶部表面形成具有第二开口303的第二图形层302，所述第二开口303底部暴露出互连层228顶部表面。

所述第二图形层302的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、氮化钛或氮化钽。所述第二图形层302的材料与第二介质层301的材料不同，本实施例中，所述第二图形层302的材料为氮化硅。

本实施例中，所述第二开口303底部暴露出互连层228部分顶部表面，就能够通过互连层228使后续形成的第零层导电层与互连区I内的全部源区或全部漏区电连接，所述第二开口303底部还能够暴露出第一介质层204部分顶部表面。在其他实施例中，所述第二开口底部暴露出互连层全部顶部表面。

所述第二开口303无需横跨每一互连区I内的全部源区或全部漏区。因此，本实施例中，所述第二开口303的位置和形貌的设计范围较广，从而使得所述具有第二开口303的第二图形层302的形成工艺灵活性高，降低了半导体器件的工艺难度，使得第二开口303的布局更为灵活，从而能够使半导体器件的版图设计更为优化。

在一个具体实施例中，形成所述具有第二开口303的第二图形层302的 工艺步骤包括：在所述第二介质层301表面形成初始图形层；在所述初始图形层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始图形层形成所述第二图形层302，所述第二图形层302内具有第二开口303。

在其他实施例中，所述第二图形层的材料为光刻胶材料。

参考图17，图17为在图16基础上的示意图，以所述第二图形层302(参考图16)为掩膜，沿第二开口303(参考图16)刻蚀第二介质层301，直至暴露出互连层228顶部表面，在所述第二介质层301内形成沟槽313。

所述沟槽313暴露出互连层228顶部表面。本实施例中，所述沟槽313暴露出互连层228部分顶部表面，还暴露出第一介质层204部分顶部表面。在其他实施例中，所述沟槽仅暴露出互连层部分顶部表面；或者，所述沟槽暴露出互连层全部顶部表面。

采用干法刻蚀工艺，刻蚀所述第二介质层301。在形成所述沟槽313之后，去除所述第二图形层302。

参考图18至图19，图18为俯视图，图19为图18沿ZZ1方向的剖面图，在所述互连层228顶部表面形成第零层导电层323。

具体的，本实施例中，形成填充满所述沟槽313(参考图17)的第零层导电层323。所述第零层导电层323的材料为铜、铝、钨、金、银或钛中的一种或多种。本实施例中，所述第零层导电层323的材料为钨。

每一第零层导电层323与一互连区I内的全部源区或全部漏区电连接。所述第零层导电层323与互连层228具有接触面，即能够通过互连层228使得第零层导电层323将互连区I内的全部源区或全部漏区电连接，所述第零层导电层323的位置和形貌的设计范围宽，从而提高了半导体器件工艺灵活性。

本实施例中，所述第零层导电层323位于互连层228部分顶部表面，所述第零层导电层323还位于第一介质层204部分顶部表面。在其他实施例中，所述第零层导电层位于互连层全部顶部表面。

在其他实施例中，还可以在形成第二介质层之前，形成所述第零层导电 层。形成所述第零层导电层的工艺步骤包括：在所述互连层顶部表面、以及第一介质层顶部表面形成导电膜；图形化所述导电膜，形成所述第零层导电层，所述第零层导电层位于互连层部分顶部表面，或者，所述第零层导电层位于互连层全部顶部表面。

还包括步骤：形成与栅极结构中的导电栅极213电连接的第零层栅导电层，且所述第零层栅导电层顶部与第零层导电层323齐平。其中，所述第零层栅导电层所在的区域与互连区I相互独立。具体的，刻蚀位于栅极结构上方的第二介质层301，在所述栅极结构上方的第二介质层301内形成凹槽，且还刻蚀去除位于凹槽下方的硬掩膜层206，其中，所述凹槽与第零层导电层323相互独立；形成填充满所述凹槽的第零层栅导电层。

本发明实施例还提供一种半导体结构，参考图13、图18及图19，图18为俯视图，图19为图18沿ZZ1方向的剖面图，图13为图18沿YY1方向的剖面图，所述半导体结构包括：

基底，所述基底表面形成有栅极结构，所述栅极结构两侧分别具有一个互连区I，所述互连区I的基底内分别形成有位于栅极结构两侧的源区和漏区，其中，每一互连区I横跨若干个源区或若干个漏区；

位于所述基底表面和栅极结构表面的第一介质层204；

位于所述互连区I上方第一介质层204内的通孔，所述通孔暴露出源区表面或漏区表面，且每一通孔横跨每一互连区I内的全部源区或全部漏区；

填充满所述通孔的互连层228；

位于所述互连层228顶部表面的第零层导电层323。

以下将对本实施例提供的半导体结构进行详细说明。

所述基底包括：衬底201；位于衬底201表面的若干分立的鳍部202；位于所述衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层20顶部低于鳍部202顶部；其中，所述栅极结构横跨所述鳍部202，且所述栅极结构位于部分隔离层203表面、以及鳍部202的侧壁和顶部表面，所述源区和漏区分别位于所述栅极结构两侧的鳍部202内。

本实施例中，所述鳍部202的数量大于1，且若干鳍部平行排列，所述栅极结构横跨至少一个鳍部202；所述栅极结构的数量大于1，且若干栅极结构平行排列，每一栅极结构横跨多个鳍部202，其中，每一互连区I横跨同一栅极结构对应的多个鳍部202内的源区或漏区。

所述栅极结构包括：栅介质层211、位于栅介质层211表面的功函数层212、以及位于功函数层212表面的导电栅极213。所述互连层228横跨每一互连区I内的全部源区或全部漏区，从而使得互连区I内的全部源区或全部漏区通过互连层228电连接起来，每一第零层导电层323与一互连区I内的全部源区或全部漏区电连接。本实施例中，所述第零层导电层323位于互连层228部分顶部表面，所述第零层导电层323还位于第一介质层204部分顶部表面。在其他实施例中，所述第零层导电层还能够位于互连层全部顶部表面。

由于互连区I内的全部源区或全部漏区通过互连层228电连接起来，因此所述第零层导电层323仅需与互连层228相接触，就能够使第零层导电层323与互连区I内的全部源区或全部漏区电连接，因此本实施例中提供的半导体器件中，第零层导电层323的位置和形貌具有较宽的选择范围，通过合理设置第零层导电层323的位置和形貌，能够改善半导体器件的版图设计，且使得半导体器件具有较高的电学性能和可靠性。

所述半导体器件还包括：位于第一介质层204顶部表面的第二介质层301，所述第二介质层301覆盖第零层导电层323侧壁表面。还包括：与所述栅极结构中导电栅极213电连接的第零层栅导电层，且所述第零层栅导电层顶部与第零层导电层齐平，且所述第零层栅导电层所在区域与互连区I相互独立。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。