导电插塞结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种导电插塞结构及其形成方法。

背景技术：

随着半导体技术的不断发展，半导体器件的特征尺寸越来越小，在二维的封装结构中增加半导体器件的数量变得越来越困难，而三维封装成为一种能够有效提高半导体器件集成度的方法。目前的三维封装包括：基于金线键合的芯片堆叠(die Stacking)、分装堆叠(Package Stacking)和基于硅通孔(Through Silicon Via，TSV)的三维堆叠。其中，利用硅通孔的三维堆叠技术具有以下优点：高密度集成；电互连长度大幅度缩短，有效解决出现在二维系统极半导体器件中信号延迟等问题；利用硅通孔技术，能够把具有不同功能的模块，如射频模块、内存模块、逻辑模块和微机电系统模块集成在一起实现封装。因此，利用硅通孔结构的三维堆叠技术日益成为一种重要的半导体器件封装技术。

基于硅通孔结构技术的导电插塞结构的形成方法为：提供半导体衬底；刻蚀所述半导体衬底在半导体衬底中形成接触孔；采用沉积工艺形成填充满所述接触孔的导电层，所述导电层还覆盖于半导体衬底表面；采用化学机械研磨去除位于半导体衬底表面的导电层，形成导电插塞结构。

随着工艺尺寸的不断减小，导电层为铜的导电插塞结构得到了广泛的应用。然而，铜在介质层内具有较高的扩散系数，且铜的抗电迁移能力较差，会造成半导体器件的性能低下甚至失效。而钨在介质层内的扩散系数比铜的扩散系数小的多，因此通常采用钨作为导电插塞结构的填充材料。

然而，现有技术中形成的导电插塞结构的性能较差。

技术实现要素：

本发明解决的问题是提供一种导电插塞结构及其形成方法，以提高钨导电层填充接触孔的能力，提高导电插塞结构的性能。

为解决上述问题，本发明提供一种导电插塞结构的形成方法，包括：提供半导体衬底；在所述半导体衬底中形成接触孔；形成填充满所述接触孔的钨导电层，所述钨导电层包括至少两层层叠的钨导电单元层，所述钨导电单元层为钨成核层和位于钨成核层表面的钨体层。

可选的，形成各层钨成核层和各层钨体层的工艺为化学气相沉积工艺。

可选的，形成各层钨成核层的化学气相沉积工艺的参数为：采用的气体为SiH₄和WF₆，SiH₄的流量为10sccm～200sccm，WF₆的流量为10sccm～100sccm，腔室压强为4torr～60torr，温度为300摄氏度～450摄氏度。

可选的，形成各层钨体层的化学气相沉积工艺的参数为：采用的气体为H₂和WF₆，H₂的流量为500sccm～8000sccm，WF₆的流量为30sccm～150sccm，腔室压强为30torr～300mtorr，温度为300摄氏度～450摄氏度。

可选的，各层钨成核层的厚度为20埃～400埃；各层钨体层的厚度为200埃～1000埃。

可选的，各层钨成核层的晶粒大小为0.01μm～0.15μm；各层钨体层的晶粒大小为0.1μm～0.3μm。

可选的，在形成所述钨导电层前，在所述接触孔的底部和侧壁形成绝缘层。

可选的，在形成所述钨导电层前，在所述绝缘层表面形成粘附层。

可选的，在形成所述钨导电层前，在所述粘附层表面形成阻挡层。

本发明还提供一种导电插塞结构，包括：半导体衬底；接触孔，位于所述半导体衬底中；钨导电层，填充满所述接触孔；所述钨导电层包括至少两层层叠的钨导电单元层，所述钨导电单元层为钨成核层和位于钨成核层表面的钨体层。

与现有技术相比，本发明的技术方案具有以下优点：

(1)由于所述钨导电层包括至少两层层叠的钨导电单元层，所述钨导电单元层为钨成核层和位于钨成核层表面的钨体层，即钨导电层中的钨成核层和钨体层交替形成直至填充满所述接触孔，各钨导电单元层中的钨体层均以 该层钨导电单元层中的钨成核层为生长基点进行生长，上一层钨导电单元层中的钨体层在未充分长大到固定尺寸时，开始形成下一层钨导电单元层直至填充满接触孔，使得各层钨体层的平均晶粒较小，沉积各层钨体层的的速率较慢，使得在接触孔底部和顶部沉积各层钨体层的速率的差值减小，延迟了接触孔顶部的钨导电层封闭的时间，从而减小在接触孔中形成的缝隙的宽度。

(2)进一步的，各层钨成核层的厚度为20埃～400埃，各层钨体层的厚度为200埃～1000埃。若各层钨成核层的厚度低于20埃，形成的各层钨成核层不连续，覆盖能力降低；若各层钨成核层的厚度超过400埃，导致钨导电层的电阻率过大；若各层钨体层的厚度低于200埃，导致钨导电层的电阻率过大；若各层钨体层的厚度超过1000埃，各层钨体层的晶粒会长大至较大的尺寸，加快了各层钨体层的生长速率，导致钨导电层的填充能力差。在此范围内，钨成核层的覆盖能力好、钨导电层的电阻率较小、且由于各层钨体层的晶粒尺寸较小，生长速率较慢，使得钨导电层的填充能力好。

附图说明

图1至图6是本发明第一实施例中导电插塞结构形成过程的结构示意图；

图7至图9是本发明第二实施例中导电插塞结构形成过程的结构示意图；

图10至图12是本发明第三实施例中导电插塞结构形成过程的结构示意图；

图13是本发明形成的导电插塞结构的扫描电子显微镜的效果图；

图14是现有技术中形成的导电插塞结构的扫描电子显微镜的效果图。

具体实施方式

正如背景技术所述，现有技术中在形成导电插塞结构的过程中，钨导电层填充接触孔的能力较差。

针对导电插塞结构的形成方法进行研究，导电插塞结构的形成方法包括以下步骤：提供半导体衬底；刻蚀所述半导体衬底在半导体衬底中形成接触孔；采用沉积工艺形成填充满所述接触孔的钨导电层，所述导电层还覆盖于半导体衬底表面；采用化学机械研磨去除位于半导体衬底表面的钨导电层， 形成导电插塞结构。

为了改善钨导电层的质量，通常采用预先形成单层钨成核层然后在单层钨成核层表面形成填充满接触孔的单层钨体层的方法形成所述钨导电层。所述单层钨成核层较容易附着在接触孔的底部和侧壁，生成晶粒较小的“籽晶”，所述单层钨体层以所述单层钨成核层为生长基点进行生长直至填充满所述接触孔，且形成的单层钨体层的晶粒较大。

随着所述接触孔的深宽比增加，若所述钨导电层包括单层钨成核层和位于单层钨成核层表面的单层钨体层，在接触孔中填充钨导电层的难度高，用于填充接触孔的钨导电层难以充分进入接触孔的底部，容易在接触孔的顶部被钨导电层闭合的情况下，所述接触孔内仍具有未被填充的缝隙，且所述缝隙的宽度较大。

进一步的研究发现，在形成所述单层钨体层的过程中，单层钨体层的晶粒大小受到单层钨成核层的晶粒大小和反应条件的影响，单层钨体层的晶粒渐变长大，直至达到固定大小的晶粒。随着单层钨体层的晶粒变大，生长速率变快，接触孔的顶部开口容易较早的封闭，从而在接触孔中形成的缝隙宽度较大，填充效果差。

进一步的研究发现，钨体层的晶粒大小和钨体层的生长速率有密切的关系，当钨体层的晶粒较小时，钨体层的生长速率较慢，当钨体层的晶粒较大时，钨体层的生长速率较快。在钨体层以钨成核层为生长基点进行生长直至填充满所述接触孔的过程中，钨体层的晶粒渐变长大，初始形成的钨体层的晶粒较小，生长速率较慢，后续生长的钨体层的晶粒较大，生长速率较快，钨体层的晶粒大小的范围为0.1μm～0.5μm。通过控制钨体层的晶粒大小而控制钨体层的生长速率，从而能够控制接触孔内的缝隙相对于接触孔的开口尺寸的宽度。

在此基础上，本发明提供一种导电插塞结构的形成方法，通过形成填充满接触孔的钨导电层，所述钨导电层包括至少两层层叠的钨导电单元层，各钨导电单元层均包括钨成核层和位于钨成核层表面的钨体层，使得接触孔内的缝隙的宽度相对于接触孔的开口尺寸减小，增强了钨导电层对接触孔的填 充能力。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

第一实施例

图1至图6是本发明第一实施例中导电插塞结构的形成过程的结构示意图。

参考图1，提供半导体衬底100。

所述半导体衬底100可以是单晶硅，多晶硅或非晶硅；半导体衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底100的材料为硅。

参考图2，在所述半导体衬底100中形成接触孔101。

所述接触孔101为后续填充钨导电层提供空间。

具体的，在所述半导体衬底100表面形成定义接触孔101位置的掩膜层(未图示)；以所述掩膜层为掩膜，刻蚀所述半导体衬底100，在半导体衬底100中形成接触孔101。

接触孔101的数量为一个或多个。本实施例中以接触孔101的数量为一个作为示例，不代表实际工艺中接触孔101的数量。如在实际工艺中，半导体衬底100具有中心区域和边缘区域，半导体衬底100的中心区域和边缘区域均有接触孔101分布。

可以采用深反应性离子刻蚀工艺在半导体衬底中形成接触孔101。所述深反应性离子刻蚀可以是Bosch深反应性离子刻蚀(Bosch Deep Reactive Ion Etching，Bosch DRIE)工艺，或者是低温型深反应性离子刻蚀(Cryogenic Deep Reactive Ion Etching，DRIE)工艺。

本实施例中，采用Bosch深反应性离子刻蚀工艺形成所述接触孔101，具体的步骤为：以所述掩膜层为掩膜，交替地引入刻蚀性气体和保护性气体，交替地对半导体衬底100进行刻蚀和对刻蚀后形成的侧壁进行保护，直至形成预定尺寸的接触孔101。

随着半导体器件的特征尺寸的持续缩小，导致用于形成导电插塞结构的接触孔101的深宽比不断增大，本实施例中，所述接触孔101的深宽比为5～10。

参考图3，在所述半导体衬底100表面和接触孔101内壁形成绝缘层110。

所述绝缘层110的作用为：电学隔离后续形成的钨导电层和半导体衬底100。

所述绝缘层110的材料为氧化物，本实施例中，所述绝缘层110的材料为氧化硅。

形成绝缘层110的方法可以为常压化学气相沉积(Atmospheric Pressure Chemical Vapor Deposition，APCVD)工艺、等离子体辅助化学气相沉积(Plasma Enhance Chemical Vapor Deposition，PECVD)工艺、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺或原子层沉积工艺。

需要说明的是，在绝缘层110表面还可以形成粘附层(未图示)。所述粘附层的作用为：增加后续形成的钨导电层和接触孔内壁的绝缘层之间的粘附性。所述粘附层的材料为可以为Ti。形成粘附层的工艺为物理气相沉积工艺。所述粘附层的厚度可以选择为100埃至500埃。

需要说明的是，在所述粘附层的表面还可以形成阻挡层(未图示)，所述阻挡层的作用为：防止后续形成的钨导电层中的原子扩散进入半导体衬底100中，且避免后续在形成钨导电层的过程中采用的反应气体如WF₆与粘附层反应。所述阻挡层的材料可以为氮化钛。形成所述阻挡层的工艺为沉积工艺，如原子层沉积工艺(ALD)或金属有机化学气相沉积工艺(MOCVD)。所述阻挡层的厚度可以选择为50埃～500埃。

还需说明的是，若绝缘层110表面没有形成粘附层，可以直接在绝缘层110表面形成所述阻挡层。

参考图4，在所述绝缘层110表面形成填充满所述接触孔101(参考图3)的钨导电层120，所述钨导电层120为两层层叠的钨导电单元层。

参考图5，图5示出钨导电层120为两层层叠的钨导电单元层，即钨导电层120包括第一钨导电单元层1和位于第一钨导电单元层1表面的第二钨导 电单元层2。

其中，第一钨导电单元层1包括第一钨成核层1a和位于第一钨成核层1a表面的第一钨体层1b；第二钨导电单元层2包括第二钨成核层2a和位于第二钨成核层2a表面的第二钨体层2b。第一钨体层1b以第一钨成核层1a为生长基点形成，第二钨体层2b以第二钨成核层2a为生长基点形成。

需要说明的是，图5中仅显示了各层钨成核层和各层钨体层在平行于半导体衬底100方向的层叠状态，在垂直于半导体衬底100方向的层叠状态参照平行于半导体衬底100方向的层叠状态，不再详述。

本实施例中，所述钨导电层120为两层层叠的钨导电单元层，适于接触孔101的深宽比为5～10，接触孔101的顶部开口尺寸为0.065μm～0.28μm的情况。

本实施例中，形成第一钨成核层1a、第一钨体层1b、第二钨成核层2a、第二钨体层2b的工艺均为化学气相沉积工艺。在其它实施例中，可以采用其它沉积工艺形成第一钨成核层1a、第一钨体层1b、第二钨成核层2a、第二钨体层2b，如物理气相沉积工艺。相比物理气相沉积工艺形成的钨导电层120，采用化学气相沉积工艺形成的钨导电层120的填充能力更强。

本实施例中，形成钨导电层120的步骤为：在腔室内通入SiH₄和WF₆，SiH₄和WF₆反应形成第一钨成核层1a，形成第一钨成核层1a后，在腔室内通入H₂和WF₆，H₂和WF₆反应形成第一钨体层1b；接着，在腔室内通入SiH₄和WF₆，SiH₄和WF₆反应形成第二钨成核层2a，形成第二钨成核层2a后，在腔室内通入H₂和WF₆，H₂和WF₆反应形成第二钨体层2b。

本实施例中，形成第一钨成核层1a、第二钨成核层2a采用的化学气相沉积工艺的参数为：采用的气体为SiH₄和WF₆，SiH₄的流量为10sccm～200sccm，WF₆的流量为10sccm～100sccm，腔室压强为4torr～60torr，温度为300摄氏度～450摄氏度。

SiH₄和WF₆发生的化学反应为:

3SiH₄+2WF₆→2W+3SiF₄+6H₂

本实施例中，形成第一钨体层1b、第二钨体层2b采用的化学气相沉积工艺的参数为：采用的气体为H₂和WF₆，H₂的流量为500sccm～8000sccm，WF₆的流量为30sccm～150sccm，腔室压强为30torr～300mtorr，温度为300摄氏度～450摄氏度。

H₂和WF₆发生的化学反应为:

3H2+WF6→W+6HF

本实施例中，形成的第一钨成核层1a、第二钨成核层2a的晶粒大小为0.01μm～0.15μm，形成的第一钨体层1b、第二钨体层2b的晶粒大小为0.1μm～0.3μm。

需要说明的是，各层钨成核层的平均晶粒大小均小于各层钨体层的平均晶粒大小，使得各层钨成核层的电阻率大于各层钨体层的电阻率。

各层钨成核层的厚度和各层钨体层的厚度需要选择合适的范围，本实施例中，各层钨成核层的厚度为20埃～400埃，各层钨体层的厚度为200埃～1000埃，主要考虑以下因素：若各层钨成核层的厚度低于20埃，形成的各层钨成核层不连续，各层钨成核层的覆盖能力降低；若各层钨成核层的厚度超过400埃，导致钨导电层的电阻率过大；若各层钨体层的厚度低于200埃，导致钨导电层的电阻率过大；若各层钨体层的厚度超过1000埃，各层钨体层的晶粒会长大至较大的尺寸，加快了各层钨体层的生长速率，导致钨导电层的填充能力降低。

参考图6，平坦化所述钨导电层120和绝缘层110直至暴露出半导体衬底100的表面。

平坦化所述钨导电层120和绝缘层110后，形成了导电插塞结构。

平坦化所述钨导电层120和绝缘层110的工艺为化学机械掩膜工艺。

本实施例中形成的导电插塞结构，参考图6，包括：半导体衬底100；接触孔101(参考图2)，位于所述半导体衬底100中；绝缘层110，位于接触孔101的底部和侧壁；钨导电层120，位于绝缘层110表面且填充满所述接触孔101，所述钨导电层120包括第一钨导电单元层1(参考图5)和位于第一钨 导电单元层1表面的第二钨导电单元层2(参考图5)，所述第一钨导电单元层1包括第一钨成核层1a(参考图5)和位于第一钨成核层1a表面的第一钨体层1b(参考图5)，所述第二钨导电单元层2包括第二钨成核层2a(参考图5)和位于第二钨成核层2a表面的第二钨体层2b(参考图5)。

第一钨导电单元层1和第二钨导电单元层2构成两层层叠的钨导电单元层。

第二实施例

图7至图9是本发明第二实施例中导电插塞结构形成过程的结构示意图。

第二实施例和第一实施例的区别在于：形成的钨导电层为三层层叠的钨导电单元层。

参考图7，图7为在图3基础上形成的示意图，在所述绝缘层110表面形成填充满所述接触孔101(参考图3)的钨导电层220，所述钨导电层220为三层层叠的钨导电单元层。

参考图8，图8示出钨导电层220为三层层叠的钨导电单元层，即钨导电层220包括第一钨导电单元层1、位于第一钨导电单元层1表面的第二钨导电单元层2和位于第二钨导电单元层2表面的第三钨导电单元层3。

其中，第一钨导电单元层1包括第一钨成核层1a和位于第一钨成核层1a表面的第一钨体层1b；第二钨导电单元层2包括第二钨成核层2a和位于第二钨成核层2a表面的第二钨体层2b；第三钨导电单元层3包括第三钨成核层3a和位于第三钨成核层3a表面的第三钨体层3b。

第一钨体层1b以第一钨成核层1a为生长基点形成，第二钨体层2b以第二钨成核层2a为生长基点形成；第三钨体层3b以第三钨成核层3a为生长基点形成。

需要说明的是，图8中仅显示了各层钨成核层和各层钨体层在平行于半导体衬底100方向的层叠状态，在垂直于半导体衬底100方向的层叠状态参照平行于半导体衬底100方向的层叠状态，不再详述。

本实施例中，所述钨导电层220为三层层叠的钨导电单元层，适于接触 孔101的深宽比为5～10，接触孔101的顶部开口尺寸为0.065μm～0.42μm的情况。

本实施例中，形成第一钨成核层1a、第一钨体层1b、第二钨成核层2a、第二钨体层2b、第三钨成核层3a和第三钨体层3b的工艺均为化学气相沉积工艺。

本实施例中，形成钨导电层220的步骤为：在腔室内通入SiH₄和WF₆，SiH₄和WF₆反应形成第一钨成核层1a，形成第一钨成核层1a后，然后在腔室内通入H₂和WF₆，H₂和WF₆反应形成第一钨体层1b；接着，在腔室内通入SiH₄和WF₆，SiH₄和WF₆反应形成第二钨成核层2a，形成第二钨成核层2a后，在腔室内通入H₂和WF₆，H₂和WF₆反应形成第二钨体层2b；之后，在腔室内通入SiH₄和WF₆，SiH₄和WF₆反应形成第三钨成核层3a，形成第三钨成核层3a后，在腔室内通入H₂和WF₆，H₂和WF₆反应形成第三钨体层3b。

形成第一钨成核层1a、第二钨成核层2a和第三钨成核层3a采用的化学气相沉积工艺的参数为：采用的气体为SiH₄和WF₆，SiH₄的流量为10sccm～200sccm，WF₆的流量为10sccm～100sccm，腔室压强为4torr～60torr，温度为300摄氏度～450摄氏度；形成第一钨体层1b、第二钨体层2b和第三钨体层3b采用的化学气相沉积工艺的参数为：采用的气体为H₂和WF₆，H₂的流量为500sccm～8000sccm，WF₆的流量为30sccm～150sccm，腔室压强为30torr～300mtorr，温度为300摄氏度～450摄氏度。

本实施例中，形成的第一钨成核层1a、第二钨成核层2a和第三钨成核层3a的晶粒大小为0.01μm～0.15μm，形成的第一钨体层1b、第二钨体层2b和第三钨体层3b的晶粒大小为0.1μm～0.3μm。

各层钨成核层的厚度为20埃～400埃，各层钨体层的厚度为200埃～1000埃。

参考图9，平坦化所述钨导电层220和绝缘层110直至暴露出半导体衬底100的表面。

平坦化所述钨导电层220和绝缘层110后，形成了导电插塞结构。

本实施例中形成的导电插塞结构，参考图9，包括：半导体衬底100；接 触孔101(参考图2)，位于所述半导体衬底100中；绝缘层110，位于接触孔101的底部和侧壁；钨导电层220，位于绝缘层110表面且填充满所述接触孔101，所述钨导电层220包括第一钨导电单元层1(参考图8)、位于第一钨导电单元层1表面的第二钨导电单元层2(参考图8)和位于第二钨导电单元层2表面的第三钨导电单元层3(参考图8)，所述第一钨导电单元层1包括第一钨成核层1a(参考图8)和位于第一钨成核层1a表面的第一钨体层1b(参考图8)，所述第二钨导电单元层2包括第二钨成核层2a(参考图8)和位于第二钨成核层2a表面的第二钨体层2b(参考图8)，所述第三钨导电单元层3包括第三钨成核层3a(参考图8)和位于第三钨成核层3a表面的第三钨体层3b(参考图8)。

第一钨导电单元层1、第二钨导电单元层2和第三钨导电单元层3构成三层层叠的钨导电单元层。

第三实施例

图10至图12是本发明第三实施例中导电插塞结构形成过程的结构示意图。

第三实施例和第一实施例的区别在于：形成的钨导电层为四层层叠的钨导电单元层。

参考图10，图10为在图3基础上形成的示意图，在所述绝缘层110表面形成填充满所述接触孔101的钨导电层320，所述钨导电层320为四层层叠的钨导电单元层。

参考图11，图11示出钨导电层320为四层层叠的钨导电单元层，即钨导电层320包括第一钨导电单元层1、位于第一钨导电单元层1表面的第二钨导电单元层2、位于第二钨导电单元层2表面的第三钨导电单元层3和位于第三钨导电单元层3表面的第四钨导电单元层4。

其中，第一钨导电单元层1包括第一钨成核层1a和位于第一钨成核层1a表面的第一钨体层1b；第二钨导电单元层2包括第二钨成核层2a和位于第二钨成核层2a表面的第二钨体层2b；第三钨导电单元层3包括第三钨成核层3a和位于第三钨成核层3a表面的第三钨体层3b；第四钨导电单元层4包括第 四钨成核层4a和位于第四钨成核层4a表面的第四钨体层4b。

第一钨体层1b以第一钨成核层1a为生长基点形成，第二钨体层2b以第二钨成核层2a为生长基点形成；第三钨体层3b以第三钨成核层3a为生长基点形成；第四钨体层4b以第四钨成核层4a为生长基点形成。

需要说明的是，图11中仅显示了各层钨成核层和各层钨体层在平行于半导体衬底100方向的层叠状态，在垂直于半导体衬底100方向的层叠状态参照平行于半导体衬底100方向的层叠状态，不再详述。

本实施例中，所述钨导电层320为四层层叠的钨导电单元层，适于接触孔101的深宽比为5～10，接触孔101的顶部开口尺寸为0.09μm～0.56μm的情况。

本实施例中，形成第一钨成核层1a、第一钨体层1b、第二钨成核层2a、第二钨体层2b、第三钨成核层3a、第三钨体层3b、第四钨成核层4a和第四钨体层4b的工艺均为化学气相沉积工艺。

本实施例中，形成钨导电层320的步骤为：在腔室内通入SiH₄和WF₆，SiH₄和WF₆反应形成第一钨成核层1a，形成第一钨成核层1a后，在腔室内通入H₂和WF₆，H₂和WF₆反应形成第一钨体层1b；接着，在腔室内通入SiH₄和WF₆，SiH₄和WF₆反应形成第二钨成核层2a，形成第二钨成核层2a后，在腔室内通入H₂和WF₆，H₂和WF₆反应形成第二钨体层2b；之后，在腔室内通入SiH₄和WF₆，SiH₄和WF₆反应形成第三钨成核层3a，形成第三钨成核层3a后，在腔室内通入H₂和WF₆，H₂和WF₆反应形成第三钨体层3b；然后在腔室内通入SiH₄和WF₆，SiH₄和WF₆反应形成第四钨成核层4a，形成第四钨成核层4a后，在腔室内通入H₂和WF₆，H₂和WF₆反应形成第四钨体层4b。

形成第一钨成核层1a、第二钨成核层2a、第三钨成核层3a和第四钨成核层4a采用的化学气相沉积工艺的参数为：采用的气体为SiH₄和WF₆，SiH₄的流量为10sccm～200sccm，WF₆的流量为10sccm～100sccm，腔室压强为4torr～60torr，温度为300摄氏度～450摄氏度；形成第一钨体层1b、第二钨体层2b、第三钨体层3b和第四钨体层4b采用的化学气相沉积工艺的参数为：采用的气体为H₂和WF₆，H₂的流量为500sccm～8000sccm，WF₆的流量为 30sccm～150sccm，腔室压强为30torr～300mtorr，温度为300摄氏度～450摄氏度。

本实施例中，形成的第一钨成核层1a、第二钨成核层2a、第三钨成核层3a和第四钨成核层4a的晶粒大小为0.01μm～0.15μm，形成的第一钨体层1b、第二钨体层2b、第三钨体层3b和第四钨体层4b的晶粒大小为0.1μm～0.3μm。

各层钨成核层的厚度为20埃～400埃，各层钨体层的厚度为200埃～1000埃。

参考图12，平坦化所述钨导电层320和绝缘层110直至暴露出半导体衬底100的表面。

平坦化所述钨导电层320和绝缘层110后，形成了导电插塞结构。

本实施例中形成的导电插塞结构，参考图12，包括：半导体衬底100；接触孔101(参考图2)，位于所述半导体衬底100中；绝缘层110，位于接触孔101的底部和侧壁；钨导电层320，位于绝缘层110表面且填充满所述接触孔101，所述钨导电层320包括第一钨导电单元层1(参考图11)、位于第一钨导电单元层1表面的第二钨导电单元层2(参考图11)、位于第二钨导电单元层2表面的第三钨导电单元层3(参考图11)和位于第三钨导电单元层3表面的第四钨导电单元层4(参考图11)，所述第一钨导电单元层1包括第一钨成核层1a(参考图11)和位于第一钨成核层1a表面的第一钨体层1b(参考图11)，所述第二钨导电单元层2包括第二钨成核层2a(参考图11)和位于第二钨成核层2a表面的第二钨体层2b(参考图11)，所述第三钨导电单元层3包括第三钨成核层3a(参考图11)和位于第三钨成核层3a表面的第三钨体层3b(参考图11)，所述第四钨导电单元层4包括第四钨成核层4a(参考图11)和位于第四钨成核层4a表面的第四钨体层4b(参考图11)。

第一钨导电单元层1、第二钨导电单元层2、第三钨导电单元层3和第四钨导电单元层4构成四层层叠的钨导电单元层。

需要说明的是，根据接触孔的深宽比和顶部开口的大小，钨导电层可以选择合适层数层叠的钨导电单元层，如五层层叠的钨导电单元层、六层层叠的钨导电单元层甚至更多，直至填充满接触孔，所述钨导电单元层为钨成核 层和位于钨成核层表面的钨体层。

在实际工艺中，随着接触孔深宽比的增加，可以减小各层钨体层的厚度并增加钨导电单元层的层数以加强填充能力；在接触孔的深宽比、钨成核层的厚度和钨体层的厚度保持一定的情况下，随着接触孔的顶部开口尺寸增加，需要增加层叠层数以填充接触孔。

需要说明的是，在实际的工艺中，当接触孔的顶部开口尺寸小于0.065μm时，本发明的技术方案不适用；本发明的技术方案也不局限于使用在接触孔的深宽比为5～10且接触孔的顶部开口尺寸大于等于0.065μm的情况，对于接触孔的深宽比大于等于1小于5且接触孔的顶部开口尺寸大于等于0.065μm的情况，本发明的技术方案也能够适用。

综合上述各实施例，由于各层钨成核层和各层钨体层交替形成直至填充满所述接触孔，各层钨导电单元层中的钨成核层对该层钨导电单元层中的钨体层的晶粒大小的限制作用增强，即钨体层的晶粒在生长的初始阶段形成，保持相对较小的生长速率，各层钨导电单元层中的钨体层均以该层钨导电单元层中的钨成核层为生长基点形成，且在上一层钨导电单元层中的钨体层的晶粒没有渐变长大至固定尺寸时就通入形成下一层钨导电单元层中的钨成核层的气体，然后形成下一层钨导电单元层中的钨体层，直至填充满所述接触孔。相比于钨导电层包括单层钨成核层和位于单层钨成核层表面的单层钨体层的情况，本发明的钨体层的晶粒大小可以保持在较小的范围，为0.1μm～0.3μm，由于钨体层的晶粒较小，形成钨体层的速率较慢，接触孔的顶部和底部沉积钨体层的速率的差值减小，从而延迟接触孔封闭的时间，在接触孔中形成的缝隙的宽度相对于接触孔的开口尺寸减小。

参考图13，图13显示了本发明中形成的导电插塞结构的钨导电层中的缝隙宽度相对于接触孔的开口尺寸较小，参考图14，图14显示了现有技术中形成的导电插塞结构的钨导电层中缝隙宽度相对于接触孔的开口尺寸较大。通过图13和图14的对比，可见本发明通过形成包括多层层叠的钨导电单元层的钨导电层，且所述钨导电单元层为钨成核层和位于钨成核层上的钨体层，有效的改善了现有技术中导电插塞结构的钨导电层中的缝隙宽度相对于接触孔的开口尺寸较大的缺陷，本发明的钨导电层中缝隙的宽度相对于接触孔的 开口尺寸的比值相对于现有技术中钨导电层中缝隙的宽度相对于接触孔的开口尺寸的比值能够降低百分之40％～50％。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。