半导体装置及其制造方法与流程

本发明是关于一种半导体装置，特别是关于一种快速回复二极管及其制造方法。

背景技术：

快速回复二极管(fastrecoverydiode)的特点为在顺向电压(forwardvoltage)条件下，电流的多数载子会流经通道区，且在反向电压(reversevoltage)条件下，由于反向恢复电荷少，可降低关断电流抽出少数载子所需的反向回复时间(reverserecoverytime，trr)，并可维持软恢复特性。然而，如果要提高快速回复二极管的耐压，则会使反向回复时间延长。

此外，在快速回复二极管(fastrecoverydiode)中，当金属线横跨装置时，会产生电流提早上升(earlytakeoff)和漏电流的问题。一般需要使用多层金属层，使得金属层远离装置以降低对装置的影响，进一步解决上述问题。然而，使用多层金属层却会增加工艺成本。

因此，在此技术领域中，有需要一种大电流、反向恢复时间短，反向恢复软度高，高耐压的快速回复二极管，以改善上述缺点。

技术实现要素：

本发明的一实施例是提供一种半导体装置。上述半导体装置包括一基板；一埋藏氧化层，设置于上述基板上；一半导体层，具有一第一导电类型，设置于上述埋藏氧化层上；一第一阱，具有上述第一导电类型，设置于上述半导体层中；一第二阱和一第三阱，具有相反于上述第一导电类型的一第二导电类型，分别接近于上述第一阱的相对两侧，且与上述第一阱分别相距一第一距离和一第二距离；一隔绝物，覆盖上述第一阱和第三阱；一多晶场板(polyfieldplate)，具有上述第一导电类型或第二导电类型，设置于上述隔绝物上，且位于上述第一阱和第三阱之间的上述半导体层上方；一第一阳极掺杂区，具有上述第二导电类型，设置于上述第二阱中；一第二阳极掺杂区， 具有上述第一导电类型，设置于上述第二阱中；一第三阳极掺杂区，具有上述第一导电类型，设置于上述第二阱中，其中上述第二阳极掺杂区位于上述第三阳极掺杂区的正上方；一第一阴极掺杂区，具有上述第二导电类型，耦接至上述第三阱。

本发明的另一实施例是提供一种半导体装置的制造方法。上述方法包括：提供一基板；形成一埋藏氧化层于上述基板上；形成一半导体层于上述埋藏氧化层上，且上述半导体层具有一第一导电类型；形成一第一阱于上述半导体层中，且上述第一阱具有上述第一导电类型；形成一第二阱和一第三阱分别接近于上述第一阱的相对两侧，且与上述第一阱分别相距一第一距离和一第二距离，其中上述第二阱和第三阱具有相反于上述第一导电类型的一第二导电类型；形成一隔绝物覆盖上述第一阱和上述第三阱；形成一多晶场板(polyfieldplate)于上述隔绝物上及上述第一阱和第三阱之间的上述半导体层上方，且上述多晶场板具有上述第一导电类型或第二导电类型；形成一第一阳极掺杂区于上述第二阱中，且上述第一阳极掺杂区具有上述第二导电类型；形成一第二阳极掺杂区于上述第二阱中，且上述第二阳极掺杂区具有上述第一导电类型；形成一第三阳极掺杂区于上述第二阱中，且上述第三阳极掺杂区具有上述第一导电类型，其中上述第二阳极掺杂区形成于上述第三阳极掺杂区的正上方；以及形成一第一阴极掺杂区耦接至上述第三阱，且上述第一阴极掺杂区具有上述第二导电类型。

通过实施本发明，可进一步抑制寄生双载子结晶体管所产生闭锁效应，因而有效保护元件抑制漏电流。

附图说明

图1a是本发明一些实施例的一半导体装置的剖面示意图。

图1b是本发明一些实施例的一半导体装置的剖面示意图。

图1c是如图1a、图1b所示的本发明一些实施例的一半导体装置的等效电路示意图。

图2～图8是本发明一些实施例的一半导体封装的工艺剖面示意图。

图9是本发明一实施例的半导体装置的电流-电压特性曲线。

附图标号

100a、100b～半导体装置；

200～半导体基板；

201～隔绝物；

202～基板；

201s、203～表面；

204～绝缘层；

205～界面；

206～半导体层；

207～多晶场板；

208～第二阱；

208a、210a、212a、214a～边界；

208-1、208-2、208-3、208-4、208-5～第二次阱；

210～第一阱；

210b、210c～侧；

212～第三阱；

212-1、212-2、212-3、212-4、212-5～第三次阱；

214～第四阱；

216～第一阳极掺杂区；

218～第二阳极掺杂区；

220～第三阳极掺杂区；

222～第一阴极掺杂区；

224～第二阴极掺杂区；

226～阳极电极；

228～阴极电极；

w2、w2a、w3、w3a～宽度；

a1～二极管；

b1～第一双载子结晶体管；

s2、s3、s3a～间距；

d1～第一距离；

d2～第二距离；

d3～第三距离。

具体实施方式

为了让本发明的目的、特征及优点能更明显易懂，下文特举实施例，并配合所附图示，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。

本发明实施例是提供一种半导体装置。在本发明一些实施例中，上述半导体装置为一横向快速回复二极管(lateralfastrecoverydiode)。上述横向快速回复二极管是使用横向双载子结晶体管(lateralbipolarjunctiontransistor，lateralbjt)的设计概念，因而可有效缩小元件面积且加大电流驱动能力。此外，上述横向快速回复二极管通过设置一多晶场板(polyfieldplate)跨接于上述横向双载子结晶体管(lateralbipolarjunctiontransistor，lateralbjt)的pn结上，进而减少后续工艺中金属层的使用数目，避免一般在金属线横跨半导体装置时所产生的电流提早上升(earlytakeoff)和漏电流的问题。在本发明一些实施例中，上述半导体装置是于绝缘层上覆硅(soi)基板上形成，所以更可进一步抑制寄生双载子结晶体管(bjt)所产生闭锁(latch-up)效应，因而有效保护元件抑制漏电流。

图1a、图1b分别是本发明一些实施例的半导体装置100a、100b的剖面示意图。图1c是如图1a、图1b所示的半导体装置100a、100b的等效电路示意图。

如图1a所示，本发明实施例的半导体装置100a包括一半导体基板200，例如：绝缘层上覆硅(soi)或块状(bulk)硅。在本发明一些实施例中，半导体基板200包括一基板202、一埋藏氧化层204及一半导体层206。埋藏氧化层204设置于基板202上，而半导体层206设置于埋藏氧化层204上。半导体基板200的半导体层206具有一第一导电类型，基板202具有相反于的第一导电类型的一第二导电类型，基板202和半导体层206通过埋藏氧化层204彼此隔开。举例来说，基板202可为一n型基板，而半导体层206可为一p型半导体层。在本发明一些实施例中，半导体基板200的厚度范围可为2μm～10μm，而埋藏氧化层204厚度范围可为0.4μm～3μm。

如图1a所示，半导体装置100a包括彼此横向隔开的一第一阱210、一第二阱208和一第三阱212，设置于半导体层206中。第一阱210具第一导电类型，第二阱208和第三阱212具第二导电类型，分别接近于第一阱210的相对两侧210b、210c， 且与第一阱210的两侧210b、210c分别相距一第一距离d1和一第二距离d2。举例来说，第一阱210为一高压p型阱(hvpw)，第二阱208和第三阱212为高压n型阱(hvnw)。第一阱210的掺质浓度大于半导体层206的掺质浓度。在本发明一些实施例中，第一距离d1可等于或小于第二距离d2。在本发明一些实施例中，第一阱210的底部边界210a、一第二阱208的底部边界208a的和第三阱212的底部边界212a可接触半导体层206与埋藏氧化层204的界面205。在本发明一些其他实施例中，第一阱210的底部边界210a、一第二阱208的底部边界208a的和第三阱212的底部边界212a可与半导体层206与埋藏氧化层204的界面205隔开。

如图1a所示，半导体装置100a包括一个或多个隔绝物201，形成于半导体层206的表面203上，以定义出半导体装置100a的主动区(activeregion)。图1a所示的其中一个隔绝物201是从第三阱212远离于第一阱210的一侧边界延伸至第二阱208接近于第一阱210的一侧边界，且覆盖第一阱210和第三阱212，且使第一阱210和第三阱212位于上述隔绝物201的正下方。图1a所示的其中另一个隔绝物201是覆盖部分第二阱208，以定义后续于其中形成的阳极掺杂区。在本发明一些实施例中，也可不形成覆盖部分第二阱208的上述隔绝物201。在本发明一些实施例中，隔绝物201可包括硅局部氧化物(locos)或浅沟槽隔离物(sti)。在本发明一些实施例中，在不改变第一阱210的宽度、第二阱208的宽度、第一阱210和第二阱208之间的第一距离d1以及第一阱210和第三阱之间的第二距离d2的情况下，隔绝物201可随着第三阱212的宽度增加而具有一较大的宽度，由于高电场区离pn结(pnjunction)较远，可以形成较平滑曲线的电场分布，所以可提高半导体装置100a的阻断电压(blockingvoltage)。

如图1a所示，半导体装置100a包括一多晶场板(polyfieldplate)207，具有第一导电类型或第二导电类型，设置于隔绝物201上，且位于具有第一导电类型的第一阱210和具有第二导电类型的第三阱212之间的半导体层206上方。应注意的是，由于多晶场板207跨接于具有相反导电类型的阱的结上，例如当第一导电类型为p型，且第二导电类型为n型时，多晶场板207是跨接于第一阱210和第三阱212所构成的pn结(pnjunction)上，由于针对元件的终端结构利用场板(fieldplate)的方法来改善元件终端的电场分布形成电场屏蔽效果，所以可减少后续工艺中金属层的使用数目，避免一般在金属线横跨半导体装置时所产生的电流提早上升(earlytakeoff)和漏电流的 问题，同时提高半导体装置100a的阻断电压(blockingvoltage)。在本发明一些实施例中，多晶场板207可为金属导板、自我(in-situ)掺杂的多晶硅或经掺杂的多晶硅。

如图1a所示，半导体装置100a包括第一阳极掺杂区216设置于第二阱208中。第二阳极掺杂区218、第三阳极掺杂区220与第二阱208部分重叠。第一阳极掺杂区216具第二导电类型。第二阳极掺杂区218具有第一导电类型，且可通过隔绝物201与第一阳极掺杂区216横向隔开一距离。第三阳极掺杂区220具有第一导电类型，且第二阳极掺杂区218位于第三阳极掺杂区220的正上方且彼此连接。另外，第二阳极掺杂区218和第三阳极掺杂区220的底部边界分别与埋藏氧化层204隔开。并且，第二阳极掺杂区218与第一阱210相距一第三距离d3。在本实施例中，由于在第二阱208边界外的部分第二阳极掺杂区218、第三阳极掺杂区220是横向(大体上平行于半导体层206的表面203)位于第一阱210和第二阱208之间的半导体层206中，所以第三距离d3小于第一距离d1。

在本发明一些实施例中，第一阳极掺杂区216的掺质浓度大于第二阱208的掺质浓度，而第二阳极掺杂区218的掺质浓度大于第三阳极掺杂区220的掺质浓度，且第三阳极掺杂区220的掺质浓度大于第一阱210的掺质浓度。举例来说，第一阳极掺杂区216为一n型重掺杂区(n⁺)，第二阳极掺杂区218为一p型重掺杂区(p⁺)，且第三阳极掺杂区220为一p型轻掺杂源漏极掺杂区(pldd)。另外，第一阳极掺杂区216、第二阳极掺杂区218和第三阳极掺杂区220一起耦接至一阳极电极226。

如图1a所示，半导体装置100a包括一第四阱214，具有第二导电类型，且第四阱214的掺质浓度大于第三阱212的掺质浓度。举例来说，第四阱214为一n型阱(nw)。第四阱214相邻于第三阱212的远离于第一阱210的一侧，亦即第四阱214至少通过第三阱212与第一阱210隔开。在本发明一些实施例中，第四阱214的底部边界214a接触半导体层206与埋藏氧化层204的界面205。第四阱214是从隔绝物201暴露出来。

如图1a所示，具有第二导电类型的一第一阴极掺杂区222和一第二阴极掺杂区224，设置于第四阱214中，且第一阴极掺杂区222位于第二阴极掺杂区224的正上方。第一阴极掺杂区222的掺质浓度大于第二阴极掺杂区224的掺质浓度，且第二阴极掺杂区224的掺质浓度大于第四阱214的掺质浓度。举例来说，第一阴极掺杂区222为一n型重掺杂区(n⁺)，第二阴极掺杂区224为一n型轻掺杂源漏极掺杂区 (nldd)。第一阴极掺杂区222和第二阴极掺杂区224耦接至一阴极电极228。且第一阴极掺杂区222通过第二阴极掺杂区224和第四阱214耦接至第三阱212。

多晶场板207的掺杂浓度可例如与第一阳极掺杂区216、第二阳极掺杂区218或第一阴极掺杂区222的掺质浓度相同。

图1b是本发明一些实施例的半导体装置100b的剖面示意图。半导体装置100b与半导体装置100a的不同处为：半导体装置100b的第二阱208和第三阱212分别由多个彼此隔开的长条状次阱构成。如图1b所示，半导体装置100b的第二阱208由多个彼此隔开的长条状第二次阱208-1、208-2、208-3、208-4、208-5构成，上述长条状第二次阱208-1～208-5从半导体层206的一表面203向下延伸至埋藏氧化层204。半导体装置100b的第三阱212由多个彼此隔开的长条状第三次阱212-1、212-2、212-3、212-4、212-5构成，上述长条状第三次阱212-1～212-5从半导体层206的一表面203向下延伸至埋藏氧化层204。相较于半导体装置100a的第二阱208和第三阱212，由于半导体装置100b的第二阱208和第三阱212分别由多个彼此隔开的长条状次阱构成，因而可以降低第二阱208区域和第三阱212区域的总掺质浓度，所以可提高半导体装置100b的阻断电压(blockingvoltage)。值得注意的是，第二次阱或第三次阱的数量依设计而定，然其并非用以限定本发明。

如图1b所示，接近第一阱210的其中一个第二次阱208-1的宽度w2可设计小于最远离于第一阱210的另一个第二次阱208-5的宽度w2a。接近第一阱210的第二次阱208-1与相邻的第二次阱208-2相距一间距s2，间距s2可设计大于第二次阱208-1的宽度w2和第二次阱208-5的宽度w2a。

如图1b所示，接近第一阱210的其中一个第三次阱212-1的宽度w3可设计小于远离于第一阱210且邻接第四阱214的另一个第三次阱212-5的宽度w3a。接近第一阱210的第三次阱212-1与相邻的第三次阱212-2相距一间距s3，邻接第四阱214的第三次阱212-5的与相邻的第三次阱212-4相距一间距s3a，间距s3可设计大于第三次阱212-1的宽度w3，间距s3a可设计大于第三次阱212-5的宽度w3a，且间距s3可设计小于间距s3a。

图1c是如图1a、图1b所示的半导体装置100a、100b的等效电路示意图。如图1a～图1c所示，半导体装置100a、100b的第一阳极掺杂区216、第二阳极掺杂区218、第三阳极掺杂区220、第二阱208、第一阱210、第三阱212、第四阱214、第 一阴极掺杂区222及第二阴极掺杂区224构成一第一双载子结晶体管b1。第一双载子结晶体管b1中的第一阳极掺杂区216和第二阱208是作为第一双载子结晶体管b1的一集极(collector)，第二阳极掺杂区218、第三阳极掺杂区220和第一阱210作为第一双载子结晶体管b1的一基极(base)，而第三阱212、第四阱214、第一阴极掺杂区222及第二阴极掺杂区224作为第一双载子结晶体管b1的一射极(emitter)。在本发明一些实施例中，当第一导电类型为p型，且第二导电类型为n型时，第一双载子结晶体管b1可为一npn双载子结晶体管。

另外，如图1a～图1c所示，半导体装置100a、100b的第二阳极掺杂区218、第三阳极掺杂区220、第一阱210、第三阱212、第四阱214、第一阴极掺杂区222及第二阴极掺杂区224构成一(寄生)二极管a1。第二阳极掺杂区218、第三阳极掺杂区220、第一阱210可作为上述二极管a1的一第一极，且第三阱212、第四阱214、第一阴极掺杂区222和第二阴极掺杂区224可作为上述二极管的一第二极。半导体装置100a、100b的第一双载子结晶体管b1的基极耦接二极管a1的第一极，且第一双载子结晶体管b1的射极耦接二极管a1的第二极。在本发明一些实施例中，当第一导电类型为p型，且第二导电类型为n型时，第一双载子结晶体管b1可为一npn双载子结晶体管，而二极管a1的第一极为阳极(p极)，而第二极为阴极(n极)。

因此，半导体装置100a、100b的第二阳极掺杂区218、第三阳极掺杂区220、第一阱210、第三阱212、第四阱214、第一阴极掺杂区222及第二阴极掺杂区224可共同构成一个二极管(diode)。上述二极管由第一双载子结晶体管b1的基极和射极构成的一个二极管和上述(寄生)二极管a1并联而成。如图1c所示，耦接至阳极电极226的第二阳极掺杂区218、第三阳极掺杂区220和第一阱210的可视为上述二极管的一第一极，且耦接至阴极电极228的第三阱212、第四阱214、第一阴极掺杂区222及第二阴极掺杂区224可视为上述二极管的一第二极。在本发明一些实施例中，当第一导电类型为p型，且第二导电类型为n型时，耦接至阳极电极226的第二阳极掺杂区218、第三阳极掺杂区220和第一阱210的可视为上述二极管的阳极(p极)，且耦接至阴极电极228的第三阱212、第四阱214、第一阴极掺杂区222及第二阴极掺杂区224可视为上述二极管的阴极(n极)。

图2～图8是半导体装置100a的工艺剖面示意图。如图2所示，提供一半导体基板200。上述半导体基板200包括垂直堆叠的基板202、埋藏氧化层204及半导体层 206。举例来说，基板202可为一n型基板，而半导体层206可为一p型半导体层，且基板202和半导体层206通过埋藏氧化层204彼此隔开。

接着，如图3所示，进行一光刻工艺，于半导体层206的表面203上形成一光刻胶图案。然后，利用上述光刻胶图案作为遮罩进行一离子植入工艺，将具有第一导电类型的掺质植入部分半导体层206中，以于半导体层206中形成第一阱210。之后去除上述光刻胶图案。

然后，进行另一光刻工艺，于半导体层206的表面203上形成另一光刻胶图案。然后，利用上述光刻胶图案作为遮罩进行另一离子植入工艺，将具有第二导电类型的掺质植入部分半导体层206中，在接近于第一阱210的相对两侧210b、210c的半导体层206中分别形成第二阱208和第三阱212。之后去除上述光刻胶图案。由于第二阱208和第三阱212具相同导电类型，所以第二阱208和第三阱212可于同一道离子植入工艺期间形成。在本发明一些实施例中，形成第一阱210的离子植入工艺和形成第二阱208、第三阱212的离子植入工艺顺序可以互换。

接着，如图4所示，进行一光刻工艺，于半导体层206的表面203上形成一光刻胶图案。然后，利用上述光刻胶图案作为遮罩进行一离子植入工艺，将具第二导电类型的掺质植入第三阱212的远离于第一阱210的一侧的部分半导体层206中，以形成邻接第三阱212的第四阱214。在本发明一些实施例中，第四阱214的掺质浓度大于第三阱212的掺质浓度。

接着，如图5所示，进行一硅局部氧化物(locos)或一浅沟槽隔离物(sti)工艺，于半导体层206的表面203上形成一个或多个隔绝物201，以定义出半导体装置100a的主动区(activeregion)。在本发明一些实施例中，第二阱208和第四阱214从隔绝物201暴露出来。

接着，如图6所示，进行一光刻工艺，于半导体层206的表面203上形成一光刻胶图案。然后，利用上述光刻胶图案作为遮罩进行一离子植入工艺，将具第一导电类型的掺质植入部分第二阱208中，以形成第三阳极掺杂区220。接着，进行另一光刻工艺，于半导体层206的表面203上形成另一光刻胶图案。然后，利用上述光刻胶图案作为遮罩进行另一离子植入工艺，将具第二导电类型的掺质植入部分第四阱214，以形成第二阴极掺杂区224。在本发明一些实施例中，形成第三阳极掺杂区220的离子植入工艺和形成第二阴极掺杂区224的离子植入工艺顺序可以互换。在本发明一些 实施例中，第三阳极掺杂区220的底部边界位于第二阱208内，且第二阴极掺杂区224的底部边界位于第四阱214内。

接着，如图7所示，进行多晶场板(polyfieldplate)的沉积工艺，于隔绝物201的表面201s上形成多晶场板207，此多晶场板207位于具有第一导电类型的第一阱210和具有第二导电类型的第三阱212之间的半导体层206之上。在本发明实施例中，图7中所沉积的多晶场板207为一金属导板或一自我(in-situ)掺杂的多晶硅，则接着进行图8所示步骤。

如图8所示，进行多道光刻工艺及后续的多道离子植入工艺，以于部分第二阱208中形成具有第二导电类型的第一阳极掺杂区216以及具有第一导电类型的第二阳极掺杂区218，并于部分第四阱214中形成具有第二导电类型的第一阴极掺杂区222。在本实施例中，第二阳极掺杂区218、第三阳极掺杂区220与第二阱208部分重叠。由于第一阳极掺杂区216和第一阴极掺杂区222具相同导电类型且可具相同的掺质浓度，所以第一阳极掺杂区216和第一阴极掺杂区222可于同一道离子植入工艺期间形成。在本发明一些实施例中，第一阳极掺杂区216的底部边界位于第二阱208内，第二阳极掺杂区218的底部边界位于第三阳极掺杂区220内，且第一阴极掺杂区222的底部边界位于第二阴极掺杂区224内。

应注意的是，在本发明一些实施例中，图7中所沉积的多晶场板207为一未经掺杂的多晶硅，则在进行图8所示步骤之前，先于半导体层206的表面203和隔绝物201的表面201s上形成另一光刻胶图案，利用上述光刻胶图案作为遮罩进行另一离子植入工艺，将具有第一导电类型或第二导电类型的掺质植入多晶场板207。在本发明一实施例中，图7中所沉积的多晶场板207经掺杂后具有第二导电类型，由于多晶场板207和第一阳极掺杂区216、第一阴极掺杂区222具相同导电类型且可具相同的掺质浓度，所以多晶场板207和第一阳极掺杂区216、第一阴极掺杂区222可于同一道离子植入工艺期间完成掺杂。在本发明另一实施例中，图7中所沉积的多晶场板207经掺杂后具有第一导电类型，由于多晶场板207与第二阳极掺杂区218具相同导电类型且可具相同的掺质浓度，所以多晶场板207和第二阳极掺杂区218可于同一道离子植入工艺期间完成掺杂。

接着，如图1a所示，进行一内连线工艺，以于半导体基板200上形成耦接至第一阳极掺杂区216、第二阳极掺杂区218和第三阳极掺杂区220的阳极电极226。另 外，于半导体基板200上形成耦接至第一阴极掺杂区222和第二阴极掺杂区224的阴极电极228。经过上述工艺，完成本发明一些实施例的半导体装置100a。

在本发明一些其他实施例中，进行图3所示的形成第二阱208和第三阱212的工艺步骤期间，可利用长条状的光刻胶图案搭配后续离子植入工艺，以于半导体层206中分别形成由多个彼此隔开的长条状第二次阱208-1、208-2、208-3、208-4、208-5构成的第二阱208，以及由多个彼此隔开的长条状第三次阱212-1、212-2、212-3、212-4、212-5构成的第三阱212，如图1b所示。之后，再依序进行如图4～图8所示工艺，于半导体层206中分别形成第四阱214、第一阳极掺杂区216、第二阳极掺杂区218、第三阳极掺杂区220、第一阴极掺杂区222和第二阴极掺杂区224。最后，如图1b所示，进行一内连线工艺，于半导体基板200上形成耦接至第一阳极掺杂区216、第二阳极掺杂区218和第三阳极掺杂区220的阳极电极226。另外，于半导体基板200上形成耦接至第一阴极掺杂区222和第二阴极掺杂区224的阴极电极228。经过上述工艺，完成本发明一些实施例的半导体装置100b。

图9是本发明一实施例的半导体装置的电流-电压特性曲线。如图9所示，半导体装置是否具有多晶场板对于阳极的阻断电压(blockingvoltage)并没有影响。然而，对于阴极而言，在没有多晶场板的情况下，在约150伏特～175伏特的电压时，其电流产生提早上升(earlytakeoff)的现象；相反地，在具有多晶场板的情况下，其阻断电压提高至接近225伏特。上述结果显示，多晶场板的形成明显改善了半导体装置的阻断电压。

本发明一些实施例的半导体装置100a、100b具有以下优点。本发明实施例的半导体装置为使用一个或多个横向双载子结晶体管结构构成的一横向快速回复二极管。举例来说，本发明实施例的半导体装置100a、100b是利用一npn双载子结晶体管(如图1c所示的第一双载子结晶体管b1)横向耦接一(寄生)二极管(如图1c所示的二极管a1)，以构成一快速回复横向二极管。当对半导体装置100a、100b施加顺向电压(forwardvoltage)时，上述npn双载子结晶体管可增加二极管的导通电流，而可达到大顺向电流的要求。当对半导体装置100a、100b施加反向电压(reversevoltage)时，前述结构可迅速阻断反向电流，因而有效降低反向回复时间(reverserecoverytime，trr)，可有效缩小元件面积且加大电流驱动能力。本发明实施例的半导体装置100a、100b通过在一npn双载子结晶体管(如图1c所示的第一双载子结晶体管b1)的pn 结上形成一多晶场板(polyfieldplate)，用以减少后续工艺中金属层的使用数目，避免一般在金属线横跨半导体装置时所产生的电流提早上升(earlytakeoff)和漏电流的问题，同时有效提高半导体装置100a、100b的阻断电压(blockingvoltage)。在本发明一些实施例中，当上述半导体装置于绝缘层上覆硅(soi)基板上形成时，更可进一步抑制寄生双载子结晶体管(bjt)所产生闭锁(latch-up)效应，因而有效保护元件抑制漏电流。

此外，在本发明一些其他实施例中，隔绝物201可随着第三阱212的宽度增加而具有一较大的宽度，由于可使得高电场区离结(pnjunction)较远，可以形成较平滑曲线的电场分布，所以可进一步提高半导体装置100a的耐受电压。在本发明一些其他实施例中，半导体装置100a、100b的耦接至阳极电极226的第二阱208和耦接至阴极电极228的第三阱212分别由多个彼此隔开的长条状次阱构成，因而可以降低第二阱208区域和第三阱212区域的总掺质浓度，所以也可进一步提高半导体装置的耐受电压。

虽然本发明已以实施例揭露于上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。