碳化硅半导体元件以及其制造方法与流程

本发明为涉及一种半导体元件，尤指一种碳化硅半导体元件以及其制造方法。

背景技术：

半导体功率元件在特性上，要求在设计的耐压(blockingvoltage)，应具备尽量小的导通电阻、低反向漏电流、以及较快的开关速度，以减少操作时的导通损耗(conductionloss)及切换损耗(switchingloss)。而碳化硅(siliconcarbide，简称sic)由于具有宽能隙(其中4h-sic的eg可达3.26ev)、高临界崩溃电场强度(2.2mv/cm)及高热导系数(4.9w/cm-k)等特性，被认为是功率开关元件的极佳材料。碳化硅也是唯一可借由热氧化形成氧化层的化合物半导体，因此可以适合用来制作金属氧化物半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistor，简称mosfet)与绝缘栅双极晶体管(insulatedgatebipolartransistor，简称igbt)等金属氧化物半导体控制开关元件(moscontrolledswitches)。

现有的碳化硅mosfet如美国发明专利公告第us8,994,118号所示，主要包括一具有一第一导电性的半导体基板、一具有该第一导电性的飘移层、一具有一第二导电性的第一井区、一具有该第二导电性的第二井区、一具有一该第一导电性的第一源区、一具有一该第一导电性的第二源区、一第一栅极绝缘层、一栅电极、一层间绝缘材料、一源极欧姆接触。该飘移层设置于该半导体基板上，该第一井区设置于该飘移层的一中间部分，该第二井区设置于该漂移层的该中间部分且和该第一井区相间隔，该第一源区设置于该第一井区，该第二源区设置于该第二井区，该第一栅极绝缘层设置于该飘移层并和该第一源区与该第二源区相接触，该栅电极位于该第一栅极绝缘层，该栅电极包括一位于该第一栅极绝缘层的底面、一相对该底面的顶面以及侧壁，该层间绝缘材料位于该顶面且和该栅电极的侧壁相邻，该源极欧姆接触位于该第一源区与该第二源区。

目前现有的碳化硅mosfet，因为源极区域一般是由高浓度的n型掺杂(以磷为掺质)形成于漂移区的表面，在成长栅极氧化层时，该高浓度的n型掺杂区域的氧化速率较比p型井区的氧化速率快，而使得栅极氧化层的厚度不均。再者，由于进行高浓度的源极掺杂时，碳化硅的部分晶格会因为与植入的离子产生碰撞而遭到破坏，转变形成非晶质(amorphous)的结构。这些非晶质结构，在后续的退火活化工艺中修复晶格时，会形成其他的晶相，举例来说，原本的漂移层晶相为4h，退火后，部份的漂移层晶相将形成3c。因不同晶相的氧化速率不同，在形成栅极氧化层时，会进一步使源极区的上的氧化层行成粗糙的表面，造成栅极氧化层在操作时产生电场集中的问题，而影响可靠度。

除此之外，当以热氧化方式形成栅极绝缘层时，未完全反应的碳会残留在栅极绝缘层与碳化硅之间的接口，而形成si空缺(siliconvacancy)、碳簇(carboncluster)或间隙碳(carboninterstitial)等缺陷，而在能隙内的不同位置形成能态，最终成为受体陷阱(acceptortraps)或施体陷阱(donortraps)。一般来说，功率半导体用途的sicmosfet以n型通道的mosfet为主，当p型井反转形成通道时，靠近导带的受体陷阱一方面会补捉电子，减少了能够用来传导电流的电子密度，另一方面填入电子的受体陷阱又会形成负电荷，对电子的传导造成严重的库仑散射，而产生非常低的通道迁移率，大幅增加sicmosfet的导通电阻。

改善通道迁移率以降低导通电阻的其中一种方式为，利用nitricoxide(no)、nitrousoxide(n2o)或pocl3等气体以氧化后退火(post-oxidationannealing)的方式钝化接口陷阱，可参考以下非专利参考文献：

[1]s.salemi,n.goldsman,d.p.eittsserry,a.akturk,a.lelis,j.appl.phys.113,053703,2013.

[2]h.li,s.dimitrijev,h.b.harrison,d.sweatman,appl.phys.lett.70(15),2028,1997.

[3]d.okamoto,h.yano,t.hatayama,t.fuyuki,mater.sci.forum,645,495,2010.

[4]y.k.sharma,a.c.ahyi,t.issacs-smith,x.shen,s.t.pantelides,x.zhu,l.c.feldman,j.rozen,j.r.williams,solid-stateelectronics,68,103,2012.

然而，目前已知的各种改善降低导通电阻的方法中，最常见的妥协(tradeoff)就是也使得mos元件的临界电压(thresholdvoltage)降低，使得元件在操作时有较高的误开风险。

技术实现要素：

本发明的主要目的在于提供一种碳化硅半导体元件以及其制造方法，解决现有用于金属氧化物半导体场效晶体管的碳化硅半导体元件，栅极氧化层厚度不均以致影响可靠度，以及在降低导通电阻时，也同时造成临界电压降低，增加元件误开风险的问题。

为达上述目的，本发明提供一种碳化硅半导体元件，包含有一具有一第一导电性的半导体层，该半导体层的材质为碳化硅且具有一表面；一设置于该半导体层的该表面上的绝缘层；一设置于该绝缘层上的栅电极层；一具有一相对该第一导电性的第二导电性的第一掺杂区域，该第一掺杂区域位于该半导体层内并具有一和该表面相隔一第一深度d1的顶部掺杂边界；一具有该第二导电性的浅掺杂区域，该浅掺杂区域位于该半导体层内且自该表面延伸至一浅掺杂深度d1；一具有该第一导电性的第二掺杂区域，该第二掺杂区域邻接该浅掺杂区域且至少部分位于该第一掺杂区域内；以及一具有该第二导电性的第三掺杂区域，该第三掺杂区域邻接该第二掺杂区域且至少部分与该第一掺杂区域重迭。

其中，该浅掺杂区域具有一小于1e20cm^-3的掺杂浓度与一大于0.01μm的第一宽度w1。

其中，该第一掺杂区域更包括一第一侧掺杂边界，该第一侧掺杂边界和该第二掺杂区域相隔一第二宽度w2，该第二宽度w2大于该第一宽度w1。

其中，该第一深度d1介于1nm至1000nm之间。

其中，该第一深度d1较佳地介于10nm至500nm之间。

其中，该半导体层的该表面和该第二掺杂区域的一顶端相隔一介于1nm至1000nm之间的第二深度d2。

其中，该第二深度d2较佳地介于20nm至500nm之间。

其中，该碳化硅半导体元件更包括一自该绝缘层延伸至该半导体层的该第二掺杂区域和该第三掺杂区域的源极电极。

其中，该源极电极的一底部形成一含硅化二镍的金属硅化物层。

其中，该半导体层的该表面和该源极电极的一底端相距一第三深度d3，d3－d2>1nm。

其中，该第一掺杂区域具有一大于5e17cm^-3的掺杂浓度。

其中，该第二掺杂区域具有一大于5e18cm^-3的掺杂浓度。

其中，该浅掺杂区域的该掺杂浓度于一平面方向包含一邻接该第二掺杂区域的第一浅掺杂边界与一远离该第二掺杂区域的第二浅掺杂边界，该掺杂浓度形成一梯度分布，其中该梯度分布的该峰值的位置与该第一浅掺杂边界的距离小于该峰值的位置与该第二浅掺杂边界的距离。

其中，该碳化硅半导体元件配置成一金属-氧化物-半导体场效晶体管。

其中，该碳化硅半导体元件配置成一绝缘栅双极性晶体管。

为达上述目的，本发明另提供一种碳化硅半导体元件的制造方法，包含以下步骤：

步骤1：提供一具有一第一导电性的半导体层以及一位于该半导体层上的第一屏蔽，该第一屏蔽具有一第一镂空，该半导体层的材质为碳化硅且具有一表面；

步骤2：通过该第一屏蔽利用一第一离子布植于该半导体层形成一具有一第二导电性的第一掺杂区域，该第一掺杂区域位于该半导体层内并具有一和该表面相隔一第一深度d1的顶部掺杂边界；

步骤3：提供一位于该半导体层上的第二屏蔽，该第二屏蔽具有一宽度小于该第一镂空的第二镂空；

步骤4：先通过该第二屏蔽利用一第二离子布植形成一具有该第一导电性的第二掺杂区域，接着利用一第三离子布植形成一具有该第二导电性的浅掺杂区域，该浅掺杂区域位于该半导体层内且自该表面延伸至一浅掺杂深度d1，该第二掺杂区域邻接该浅掺杂区域且至少部分位于该第一掺杂区域内，其中，该第二离子布植的一射入方向与该半导体层的一法线之间形成一夹角；

步骤5：提供一位于该半导体层上的第三屏蔽，该第三屏蔽具有一第三镂空，通过该第三屏蔽利用一第四离子布植于该第一掺杂区域形成一具有该第二导电性的第三掺杂区域，该第三掺杂区域邻接该第二掺杂区域且至少部分与该第一掺杂区域重迭；

步骤6：于该半导体层上形成一绝缘层；以及

步骤7：于该绝缘层上形成一栅电极层。

其中，更包含：

步骤8：于该栅电极层上形成一层间介电层；

步骤9：形成一源极接触开孔，该源极接触开孔穿过该层间介电层、该绝缘层、该半导体层的一部分、该第二掺杂区域的一部分及该第三掺杂区域；以及

步骤10：沉积一包含镍在内的金属于该源极接触开孔，经大于900℃的退火，使该金属与该半导体层的碳化硅反应形成一含硅化二镍的金属硅化物。

其中，该第一屏蔽和该第二屏蔽为分别使用不同的光掩模并以微影蚀刻工艺制作而成，且于步骤3中，是先移除该第一屏蔽，再提供该第二屏蔽。

其中，该第一屏蔽为一硬屏蔽，并以微影蚀刻工艺制作而成，且于步骤3中，是在该第一屏蔽的一内侧形成一侧壁间隔层以作为该第二屏蔽。

其中，该第一屏蔽为一硬屏蔽且材质为一多晶硅，并以微影蚀刻工艺制作而成，且于步骤3中，是利用一氧化工艺于该第一屏蔽上形成一做为该第二屏蔽的间隔层。

其中，该夹角介于0度至60度之间。

其中，该绝缘层的材料为选自二氧化硅、氮氧化硅、氮化硅、氧化铝及氮化铝所组成的群组。

其中，步骤6中，为进行一退火工艺而形成该绝缘层，该退火工艺的气体环境选自于氧化亚氮、一氧化氮、氮、氩、氨、氢、水、磷化氢及三氯氧磷所组成的群组。

其中，步骤7中还包含：

步骤7a：沉积一栅电极材料；

步骤7b：对该栅电极材料施以一微影工艺；以及

步骤7c：使该栅电极材料部分氧化。

其中，该栅电极材料为一高掺杂的n型多晶硅或一高掺杂的p型多晶硅。

综上所述，本发明相较先前技术的功效为，利用将该第一掺杂区域和该半导体层的该表面相隔该第一深度，且设置该浅掺杂区域在该第一掺杂区域和该半导体层的该表面之间，可降低金属氧化物半导体控制元件的导通电阻，并维持一定的临界电压，此外该半导体层的该表面并不会有高浓度的掺杂，避免栅 极绝缘层因氧化速率不同而厚度不均匀，而提升元件的可靠度。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为本发明一实施例中未形成源极电极前的剖面结构示意图。

图2为本发明一实施例中形成源极电极后的剖面结构示意图。

图3为本发明一实施例中浅掺杂区域的平面方向掺杂浓度分布示意图。

图4a为本发明一实施例中mosfet元件转换特性图。

图4b为本发明一实施例中mosfet元件阻断特性图。

图5a至图5i为本发明一实施例的制造流程示意图。

图6a至图6d为本发明另一实施例的制造流程示意图。

图7a至图7d为本发明又一实施例的制造流程示意图。

具体实施方式

涉及本发明的详细说明及技术内容，现就配合图式说明如下：

请参阅图1与图2所示，分别为本发明一实施例中，未形成源极电极前的剖面结构示意图以及形成源极电极后的剖面结构示意图。如图所示，本发明提供一种碳化硅半导体元件，包含有一半导体层10、一绝缘层20、一栅电极层30、一第一掺杂区域40、一浅掺杂区域50、一第二掺杂区域60与一第三掺杂区域70。该半导体层10具有一第一导电性，且该半导体层10具有一表面11，该绝缘层20设置于该半导体层10的该表面11上，该栅电极层30设置于该绝缘层20上，于本实施例中，该第一导电性为n型。本发明中，该半导体层10的材质为4h-碳化硅(4h-sic)，具有一介于1μm至35μm的厚度以及一介于1×10¹⁴cm^-3至1×10¹⁷cm^-3之间的掺杂浓度，该绝缘层20的材质可为二氧化硅、氮氧化硅、氮化硅、氧化铝或氮化铝等，该栅电极层30的材质可为一高掺杂的n型多晶硅或一高掺杂的p型多晶硅。

该第一掺杂区域40具有一第二导电性，该第二导电性相对该第一导电性，本实施例中，该第二导电性为p型，该第一掺杂区域40位于该半导体层10内，并具有一顶部掺杂边界41和一第一侧掺杂边界42，且该第一掺杂区域40具有 一大于5e17cm^-3的掺杂浓度。本发明中，掺杂边界是指掺杂区域对应于该半导体层10掺杂浓度时的边界。该顶部掺杂边界41和该半导体层10的该表面11相隔一第一深度d1，于本实施例中，该第一深度d1介于1nm至1000nm之间，于另一实施例中，该第一深度d1较佳地介于10nm至500nm之间，于本发明一实施例中，该第一深度d1为15nm。该浅掺杂区域50位于该半导体层10内，且自该半导体层10的该表面11延伸至一浅掺杂深度d1，该浅掺杂区域50具有一小于1e20cm^-3的掺杂浓度。

于本发明的一实施例中，该浅掺杂区域50具有该第二导电性及一小于1e20cm^-3的掺杂浓度，该掺杂浓度于一平面方向形成一梯度分布，从一第一浅掺杂边界51开始递增，并于该第一浅掺杂边界51与一第二浅掺杂边界52之间达到一峰值x，而后朝该第二浅掺杂边界52递减，其中该梯度分布的该峰值x的位置与该第一浅掺杂边界的距离小于该峰值x的位置与该第二浅掺杂边界的距离，如图3所示，为本发明一实施例中，浅掺杂区域的平面方向掺杂浓度分布示意图。其中，横轴为位置坐标，本实施例中的该半导体层10的掺杂浓度为6e15cm^-3，因此该第一浅掺杂边界51位于横轴坐标0.03μm处，该第二浅掺杂边界52位于横轴坐标0.31μm处，纵轴则为掺杂浓度na(cm^-3)，在本实施例中，该峰值x的掺杂浓度为1.5e18cm^-3。在本发明中，该掺杂浓度于一平面方向形成一梯度分布是指该浅掺杂区域50内的一平行于该表面11的平面区域以及该掺杂浓度自该第一浅掺杂边界51至该第二浅掺杂边界52之间的分布。

该第二掺杂区域60具有该第一导电性，该第三掺杂区域70则具有该第二导电性，该第二掺杂区域60邻接该浅掺杂区域50，该第三掺杂区域70邻接该第二掺杂区域60，且该第二掺杂区域60和该第三掺杂区域70至少部分位于该第一掺杂区域40内，该第二掺杂区域60具有一大于5e18cm^-3的掺杂浓度。于本实施例中，如图1所示，该第二掺杂区域60和该第三掺杂区域70为与该第一掺杂区域40部分重迭，然本发明不以此为限，例如该第二掺杂区域60亦可完全位于该第一掺杂区域40之内，而该第三掺杂区域70的底部亦可延伸至深度大于该第一掺杂区域40之处。该半导体层10的该表面11和该第二掺杂区域60的一顶端61相隔一第二深度d2，该第二深度d2介于1nm至1000nm之间，于另一实施例中，该第二深度d2较佳地介于20nm至500nm之间，在本发明的一实施例中，该第二深度d2为5nm。此外，该浅掺杂区域50具有一大于0.01 μm的第一宽度w1，该第一侧掺杂边界42和该第二掺杂区域60相隔一第二宽度w2。在本发明的一实施例中，该第二宽度w2大于该第一宽度w1，w1为0.28μm，w2为0.5μm。

请进一步参阅图2所示，在本实施例中，该碳化硅半导体元件进一步包括一源极电极80，该源极电极80是自该绝缘层20延伸至该半导体层10的该第二掺杂区域60和该第三掺杂区域70，且该源极电极80的一底部形成一包含硅化二镍(ni2si)的金属硅化物层90，该半导体层10的该表面11和该源极电极80的一底端相距一第三深度d3，d3－d2>1nm。在本发明中，该碳化硅半导体元件可根据结构配置的选择而进一步制作成一金属-氧化物-半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistor，简称mosfet)或一绝缘栅双极性晶体管(insulatedgatebipolartransistor，简称igbt)。

请参阅图4a和图4b所示，为本发明一实施例中，mosfet元件转换特性与阻断特性的示意图，其中图4a在漏极电压为10v时，漏极电流(纵轴)对栅极电压(横轴)的特性曲线(id-vg)图，图4b为栅极电压为0v时，漏极电流(纵轴)对漏极电压(横轴)的特性曲线(idss-vdss)图。本实施例中，为使用前述的参数，搭配厚度为11μm，掺杂浓度为6e15cm^-3的4h-sic该半导体层，配置而制作成mosfet。当使用尚未优化的栅极氧化层(接口缺陷密度dit(densityofinterfacestates)为1e12cm^-2ev^-1)，其次临界斜率(subthresholdslope)达到小于一般sicmosfet可达到的200～300mv/dec[参考文献:t.kimoto,“materialscienceanddevicephysicsinsictechnologyforhigh-voltagepowerdevices”,jpn.j.appl.phys.54,040103,2015.]，及小于10mohm.cm²的导通比电阻(specificon-resistance)，且导通的栅极临界电压(漏极电压(drainvoltage)＝10v，漏极电流密度＝0.8a/cm²)达3v以上，阻断电压(blockingvoltage)达1800v，其中，阻断电压指栅极电压0v时，漏极电流为100μa时的漏极电压。

本发明还揭示一种制造碳化硅半导体元件的方法，请参阅图5a至图5e所示，为本发明一实施例的制造流程示意图，包含以下步骤：

步骤1：如图5a所示，提供一具有一第一导电性及一表面11的半导体层10以及一位于该半导体层10上的第一屏蔽m1，该第一屏蔽m1具有一第一镂空h1，于本实施例中，该第一屏蔽m1为使用一硬屏蔽(hardmask)制作而成，举例 来说，先镀一二氧化硅(sio2)薄膜，再使用光掩模经曝光蚀刻后制作而成，前述仅为举例，二氧化硅尚可替换为其他材料。

步骤2：再如图5a所示，通过该第一屏蔽m1利用一第一离子布植于该半导体层10形成一具有一第二导电性的第一掺杂区域40，该第一掺杂区域40位于该半导体层10内并具有一和该表面11相隔一第一深度d1的顶部掺杂边界41。在本实施例中，该第一离子布植所使用的掺质可为铝(aluminum)或硼(boron)，在一实施例中，掺质为使用铝。涉及该第一掺杂区域40的详细结构说明，请配合参阅图1及其相应描述。

步骤3：如图5b所示，提供一位于该半导体层10上的第二屏蔽m2，该第二屏蔽m2具有一宽度小于该第一镂空h1的第二镂空h2。在本实施例中，是先移除该第一屏蔽m1，再将该第二屏蔽m2放置于该半导体层10上。于本实施例中，该第二屏蔽m2亦使用一光掩模制作而成，该第一屏蔽m1和该第二屏蔽m2分别使用不同的光掩模制作而成，但均以微影蚀刻工艺(lithographyandetchingprocesses)制作而成，且于本步骤中，是先移除该第一屏蔽m1，再提供该第二屏蔽m2。

步骤4：续参图5b所示，先通过该第二屏蔽m2利用一第二离子布植形成一具有该第一导电性的第二掺杂区域60，再如图5c所示，利用一第三离子布植形成一具有该第二导电性的浅掺杂区域50。

步骤5：如图5d所示，提供一位于该半导体层10上的第三屏蔽m3，该第三屏蔽m3具有一第三镂空h3，利用一第四离子布植于该第一掺杂区域40形成一具有该第二导电性的第三掺杂区域70。涉及该浅掺杂区域50、该第二掺杂区域60、该第三掺杂区域70的详细结构说明，请配合参阅图1及其相应描述。

在此实施例中，该第二离子布植所使用的掺质可为铝(aluminum)或硼(boron)，在一实施例中为使用铝；该第二离子布植所使用的掺质可为磷(phosphorus)或氮(nitrogen)，在一实施例中为使用磷；该第四离子布植所使用的掺质可为铝(aluminum)或硼(boron)，在一实施例中为使用铝。再如图1及图2所示，该浅掺杂区域50位于该半导体层10内且自该半导体层10的该表面11延伸至一浅掺杂深度d1，该浅掺杂区域50具有一小于1e20cm^-3的掺杂浓度。该第二掺杂区域60的掺杂边界为该第二深度d2，该第二掺杂区域60邻接该浅掺杂区域50，且至少部分位于该第一掺杂区域40内，该第三掺杂区域 70邻接该第二掺杂区域60，且至少部分与该第一掺杂区域40重迭。

其中，该些离子布植的一射入方向与该半导体层10的一法线之间形成一夹角θ，该夹角θ介于0度至60度之间，而植入该半导体层10，于各个该离子布植中，该夹角θ可为相同或相异。在一实施例中，该第一离子布植、该第二离子布植与该第四离子布植的该夹角θ是为0度，该第三离子布植的该夹角θ是为30度。图5b至图5d仅为举例示意，实际进行离子布植时，为固定该离子布植的该射入方向，并让该半导体层10相对该射入方向旋转，以形成该第一掺杂区域40、该浅掺杂区域50、该第二掺杂区域60和该第三掺杂区域70。另此处所指的该夹角θ，是由离子布植机台的设定计算所得出，实际上因工艺或机台精度而产生的偏差，并不因此而限定本发明实施的范围。

步骤6：如图5e所示，于该半导体层10上形成一绝缘层20，该绝缘层20可使用加热反应或沉积方式，例如热氧化、化学气相沉积(chemicalvapordeposition，简称cvd)或原子层沉积(atomiclayerdeposition，简称ald)形成的二氧化硅、氮氧化硅、氮化硅、氧化铝及氮化铝层，并选择使用在含有氧化亚氮(n2o)、一氧化氮(no)、氮(n2)、氩(ar)、氨(nh3)、氢(h2)、水(h2o)、磷化氢(ph3)或三氯氧磷(pocl3)的气体环境下进行的氧化或沉积后的退火工艺，而形成该绝缘层20。

步骤7：如图5f所示，于该绝缘层20形成一栅电极层30。于本发明的一实施例中，步骤7还进一步包含以下步骤：

步骤7a：沉积一栅电极材料，例如高掺杂浓度的n型多晶硅或高掺杂浓度的p型多晶硅，

步骤7b：对该栅电极材料施以一微影工艺。

步骤7c：再使该栅电极材料部分氧化而形成该栅电极层30。

请参阅图5g至图5i，于本发明的另一实施例中，还可进一步包含以下步骤：

步骤8：如图5g所示，于该栅电极层30上形成一层间介电层(interlayerdielectriclayer)ild。

步骤9：形成一源极接触开孔(sourcecontactopening)，该源极接触开孔穿过(penetrate)该层间介电层ild、该绝缘层20及部分的该半导体层10至部分的该第二掺杂区域60及该第三掺杂区域70得以暴露。

步骤10：如图5h所示，沉积一含镍的金属于该源极接触开孔，经过大于900℃的退火，使该金属与该半导体层10的碳化硅反应形成含硅化二镍(ni2si)的一金属硅化物层90，并移除未反应的该金属。

步骤11：如图5i所示，于该源极接触开孔形成一源极电极80。

请参阅图6a至图6d所示，为本发明另一实施例的制造流程示意图，此实施例和图5a至图5d的实施例的差异为，于步骤3之中，如图6b和图6c所示，该第一屏蔽m1并未被移除，是于该第一屏蔽m1上形成一侧壁间隔层(spacer)s1而形成该第二屏蔽m2，该侧壁间隔层s1是形成于该第一屏蔽m1的一内侧，使该第二屏蔽m2自行对准(self-aligned)并形成于该第一屏蔽m1的该内侧。在一实施例中，该侧壁间隔层s1是借由沉积一介电层所形成；在又一实施例中，该侧壁间隔层s1是借由沉积一介电层，并施以回蚀刻(etchingback)工艺所形成。

请参阅图7a至图7d所示，为本发明另一实施例的制造流程示意图，此实施例和图5a至图5d的实施例的差异为，该第一屏蔽m1的为材质是为一多晶硅，利用一光掩模所制作而成，而于步骤3中，如图7b和图7c所示，为利用一氧化工艺使该多晶硅材质的该第一屏蔽m1氧化，使其侧向厚度增加而形成一间隔层s2，以作为该第二屏蔽m2。

于本实施例中，屏蔽是用于离子布植时阻挡离子的用途，即形成有屏蔽之处，离子将无法植入；另一方面，光掩模是用于定义屏蔽(或硬屏蔽)之用，一般使用金属铬膜形成于透明石英基板上。详细来说，在本发明中，因采用碳化硅，而在离子布植时需加热至数百度的高温，故需要先镀一层可耐高温的二氧化硅(sio2)膜，再于其上提供一正光刻胶，照光时，被光掩模遮蔽的该正光刻胶将不和光发生反应而被保留，没有被光掩模遮蔽的该正光刻胶将和光发生反应，而可溶于碱性的显影液并被去除，之后，再针对未被该正光刻胶覆盖的部分进行蚀刻，以将光刻胶的图案转移到二氧化硅膜，如此即形成屏蔽(或硬屏蔽)。

综上所述，本发明利用将该第一掺杂区域和该半导体层的该表面相隔该第一深度，且设置该浅掺杂区域在该第一掺杂区域和该半导体层的该表面之间，可降低金属氧化物半导控制元件的导通电阻，并维持一定的临界电压，并且将该第二掺杂区域和该半导体层的该表面相隔该第二深度，避免在该半导体层的 该表面形成高浓度的掺杂，以避免氧化速率不均而造成该绝缘层的厚度不均，以提升元件的可靠度。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。