半导体结构及其形成方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体技术的进步，集成电路朝向高集成度、高速度和低功耗的趋势发展，体硅(bulksilicon)衬底以及体硅器件(基于体硅衬底制造的器件)的工艺正接近物理极限，在进一步减小集成电路特征尺寸方面遇到严峻挑战。目前业界认为绝缘体上硅(soi：silicononinsulator)衬底以及soi器件为取代体硅以及体硅器件的最佳方案之一。

soi衬底是一种用于集成电路制造的衬底，与目前大量应用的体硅衬底相比，soi衬底具有很多优势：采用soi衬底制成的集成电路的寄生电容小、集成度高、短沟道效应小、速度快，并且还可以实现集成电路中元器件的介质隔离，消除了体硅集成电路中的寄生闩锁效应。

三维集成电路(3dic：three-dimensionalintegratedcircuit)是利用先进的芯片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快；简言之，三维集成电路的堆叠技术具有以下优点：满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根据三维集成电路中芯片间的连接方法的不同，使堆叠的芯片能互连的技术分为金属引线键合(wirebonding)以及倒装芯片键合(waferbonding)。其中，倒装芯片键合技术具有比金属引线键合技术更短的电连接路径，能够提供更优良的热特性、电特性以及更小的结构尺寸，因此倒装芯片键合技术是目前热门的关键技术之一，以实现不同芯片之间的临时性或永久性的粘结。

但是，现有倒装芯片键合后的芯片的性能有待优化。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，改善倒装芯片键合后的芯片性能。

为解决上述问题，本发明提供一种半导体结构的形成方法。包括如下步骤：提供晶圆，所述晶圆具有第一待键合面，且所述晶圆内形成有射频器件；提供载体晶圆，所述载体晶圆具有第二待键合面；对所述第二待键合面进行表面处理，将部分厚度的载体晶圆转化为阻挡层；使所述第一待键合面与所述第二待键合面相接触，实现所述晶圆和载体晶圆的键合，所述阻挡层用于抑制键合后所述载体晶圆内的感应电荷发生移动。

可选的，所述载体晶圆的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。

可选的，所述阻挡层为非晶态材料。

可选的，对所述第二待键合面进行表面处理的步骤包括：对所述第二待键合面进行离子掺杂工艺。

可选的，所述离子掺杂工艺掺杂的离子为重型离子。

可选的，所述离子掺杂工艺掺杂的离子为氩离子、氦离子或氖离子。

可选的，所述离子掺杂工艺掺杂的离子为氩离子，注入的离子能量为30kev至200kev，注入的离子剂量为1e15至1e16原子每平方厘米。

可选的，所述形成方法还包括：在所述第一待键合面上形成第一键合层；形成所述阻挡层后，在所述第二待键合面上形成第二键合层；实现所述晶圆和载体晶圆的键合的步骤中，使所述第一键合层与所述第二键合层相接触。

可选的，所述第一键合层的材料为氧化硅或氮化硅，所述第二键合层的材料为氧化硅或氮化硅。

可选的，提供所述晶圆的步骤包括：形成基底，所述基底包括底层半导体层、位于所述底层半导体层表面的绝缘材料层以及位于绝缘材料层表面的顶层半导体层，所述顶层半导体层包括若干晶体管区域；在所述晶体管区的顶层半导体层部分表面形成栅极结构；在所述栅极结构两侧的晶体管区的顶层半导体层内形成掺杂区；在所述顶层半导体层表面形成第一介质层，所述 第一介质层覆盖所述栅极结构和掺杂区，且所述第一介质层顶部高于所述栅极结构顶部；在所述掺杂区表面形成贯穿所述第一介质层的第零导电插塞；在所述第一介质层上方形成与第零导电插塞电连接的第零导电层；在所述第一介质层上方形成覆盖第零导电层的第二介质层，所述第二介质层内形成有与所述第零导电层电连接的互连结构，所述互连结构包括顶部被所述第二介质层暴露出来的顶层导电层，其中，暴露出所述顶层导电层的第二介质层表面为第一待键合面。

可选的，在垂直于所述顶层半导体层表面、且沿所述顶层半导体层指向所述第二介质层的方向上，所述互连结构包括分立的n(n≥2)层导电层，还包括位于第n-1层导电层与第n层导电层之间的第n导电插塞，其中，所述第n导电插塞将第n-1层导电层与第n层导电层电连接；所述第二介质层包括至少一层子介质层。

可选的，所述第零导电层的材料为铜、铝、钨和钛中的一种或多种，所述互连结构的材料为铜、铝、钨和钛中的一种或多种。

可选的，所述形成方法还包括：实现所述晶圆和载体晶圆的键合后，去除所述底层半导体层；形成贯穿所述绝缘材料层、顶层半导体层和第一介质层，并与所述第零导电层相接触的导电插塞；形成覆盖所述导电插塞的连接导电层；在与所述第一待键合面相对的绝缘材料层表面形成钝化层，所述钝化层暴露出所述连接导电层表面。

可选的，所述导电插塞的材料为铜、铝、钨和钛中的一种或多种。

可选的，所述连接导电层的材料为铜、铝、钨和钛中的一种或多种。

可选的，所述钝化层的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种。

本发明还提供一种半导体结构，包括：晶圆，所述晶圆具有第一待键合面，且所述晶圆内形成有射频器件；载体晶圆，与所述晶圆相对设置且键合在一起，所述载体晶圆具有第二待键合面，其中，所述第一待键合面与所述第二待键合面相接触；阻挡层，位于所述载体晶圆表面，且位于所述晶圆与载体晶圆之间。

可选的，所述阻挡层由部分厚度的载体晶圆转化而成。

可选的，所述阻挡层为非晶态材料。

可选的，所述半导体结构还包括：位于所述晶圆和阻挡层之间的键合层。

与现有技术相比，本发明的技术方案具有以下优点：

当晶圆和载体晶圆键合后，晶圆内的射频器件形成电场，所述电场容易使所述载体晶圆形成感应电荷，本发明通过对所述载体晶圆的第二待键合面进行表面处理，将部分厚度的载体晶圆转化为阻挡层，所述阻挡层可以抑制键合后所述载体晶圆内的感应电荷发生移动，避免所述感应电荷在所述晶圆和载体晶圆之间发生移动，从而可以避免射频信号能量的损失，进而改善键合后的芯片的性能。

附图说明

图1至图7是本发明半导体结构的形成方法一实施例对应的结构示意图；

图8是本发明半导体结构一实施例对应的结构示意图。

具体实施方式

由背景技术可知，现有倒装芯片键合后的芯片的性能有待优化。分析其原因在于：当晶圆和载体晶圆键合后，晶圆内的射频器件形成电场，所述电场容易使所述载体晶圆形成感应电荷，从而导致所述感应电荷在所述晶圆和载体晶圆之间发生移动，进而引起射频信号能量损失的问题。

为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供晶圆，所述晶圆具有第一待键合面，且所述晶圆内形成有射频器件；提供载体晶圆，所述载体晶圆具有第二待键合面；对所述第二待键合面进行表面处理，将部分厚度的载体晶圆转化为阻挡层；使所述第一待键合面与所述第二待键合面相接触，实现所述晶圆和载体晶圆的键合，所述阻挡层用于抑制键合后所述载体晶圆内的感应电荷发生移动。

当晶圆和载体晶圆键合后，晶圆内的射频器件形成电场，所述电场容易使所述载体晶圆形成感应电荷，本发明通过对所述载体晶圆的第二待键合面进行表面处理，将部分厚度的载体晶圆转化为阻挡层，所述阻挡层可以抑制 所述载体晶圆内的感应电荷发生移动，避免所述感应电荷在所述晶圆和载体晶圆之间发生移动，从而可以避免射频信号能量的损失，进而改善键合后的芯片的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图7是本发明半导体结构的形成方法一实施例对应的结构示意图。

参考图1，提供晶圆(未标示)，所述晶圆具有第一待键合面410，且所述晶圆内形成有射频器件。

具体地，提供所述晶圆的步骤包括：形成基底(未标示)，所述基底包括底层半导体层100、位于所述底层半导体层100表面的绝缘材料层101以及位于绝缘材料层101表面的顶层半导体层102，所述顶层半导体层102包括若干晶体管区域(未标示)；在所述晶体管区的顶层半导体层102部分表面形成栅极结构103；在所述栅极结构103两侧的晶体管区的顶层半导体层102内形成掺杂区104；在所述顶层半导体层102表面形成第一介质层105，所述第一介质层105覆盖所述栅极结构103和掺杂区104，且所述第一介质层105顶部高于所述栅极结构103顶部；在所述掺杂区104表面形成贯穿所述第一介质层105的第零导电插塞106；在所述第一介质层105上方形成与第零导电插塞106电连接的第零导电层107；在所述第一介质层105上方形成覆盖所述第零导电层107的第二介质层108，所述第二介质层108内形成有与所述第零导电层107电连接的互连结构(未标示)，所述互连结构包括顶部被所述第二介质层108暴露出来的顶层导电层112，其中，暴露出所述顶层导电层112的第二介质层108表面为第一待键合面410。

以下将结合附图对本发明提供的晶圆进行详细说明。

所述底层半导体层100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述绝缘材料层101的材料为氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅；所述顶层半导体层102的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述底层半导体层100的材料为硅，所述绝缘材料层101的材料为氧化硅，所述顶层半导体层102的材料为硅。

本实施例中，所述晶体管区为形成有晶体管的区域。所述栅极结构103包括栅介质层以及位于栅介质层表面的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述高k栅介质材料包括氧化铪、氧化锆、氧化铝或硅氧化铪等；所述栅电极层的材料为ti、ta、cu、al、w、ag和au中的一种或多种。所述栅介质层与栅电极层之间还能够形成有功函数层。

所述掺杂区104用于作为晶体管的源极(source)或漏极(drain)。当所述晶体管区为pmos区时，所述掺杂区104的掺杂离子为p型离子，例如为b、ga或in。当所述晶体管区为nmos区时，所述掺杂区104的掺杂离子为n型离子，例如为p、as或sb。

本实施例中，所述半导体结构还包括：位于所述栅极结构103侧壁表面的侧墙(未标示)。

所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。

所述第一介质层105覆盖所述栅极结构103的顶部和侧壁，所述第一介质层105为单层结构或叠层结构，所述第一介质层105的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一介质层105的材料为氧化硅。

所述第零导电插塞106起到与所述第零导电层107和第二介质层108内的互连结构(未标示)电连接的作用。本实施例中，所述第零导电插塞106的材料为导电材料，例如为铜、铝、钨和钛中的一种或多种。

本实施例中，所述第零导电层107位于所述第一介质层105表面以及第零导电插塞106表面，且根据半导体结构的内部电路连接需求，所述第一介质层105表面具有若干分立的第零导电层107。

所述第零导电层107的材料为导电材料，例如为铜、铝、钨和钛中的一种或多种。本实施例中，所述第零导电层107的材料为铝。

本实施例中，在垂直于所述顶层半导体层102表面、且沿所述顶层半导体层102指向所述第二介质层108的方向上，所述互连结构包括分立的n(n≥2)层导电层，还包括位于第n-1层导电层(未标示)与第n层导电层之间 的第n导电插塞(未标示)，其中，所述第n导电插塞将所述第n-1层导电层与所第n层导电层电连接，其中，所述第n层导电层即为顶部被所述第二介质层108暴露出的顶层导电层112。

所述第二介质层108包括至少一层子介质层，所述第二介质层108由至少一层子介质层堆叠而成，所述子介质层的材料氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。例如，所述第二介质层108能够为一层子介质层的单层结构，也能够为包括2层、5层、7层或10层子介质层。

本实施例中，以所述互连结构包括分立的2层导电层为例，在沿所述顶层半导体层102指向所述第二介质层108的方向上，所述互连结构包括分立排列的第一导电层110以及第二导电层112，还包括位于所述第一导电层110与所述第二导电层112之间的第二导电插塞111，所述第二导电插塞111将所述第一导电层110与所述第二导电层112电连接，并且，还包括位于所述第一导电层110与所述第零导电层107之间的第一导电插塞109，所述第一导电插塞109将所述第零导电层107与所述第一导电层110电连接，其中，所述第二导电层112即为所述顶层导电层112。

在其他实施例中，所述互连结构还能够仅包括一层导电层，所述互连结构包括所述顶层导电层、以及将所述顶层导电层和第零导电层电连接的第一导电插塞。

本实施例中，n能够为大于等于2的任一自然数，例如为5层导电层、7层导电层或10层导电层等，且根据导电层的层数确定相应导电插塞的数量。

所述互连结构的材料为导电材料，例如为铜、铝、钨和钛中的一种或多种。本实施例中，所述互连结构的材料为铝。

结合参考图2，需要说明的是，所述形成方法还包括：在所述第一待键合面410(如图1所示)上形成第一键合层210。

后续工艺中，所述晶圆通过所述第一键合层210实现与载体晶圆的键合，所述第一键合层210可以提高键合强度。

所述第一键合层210的材料为氧化硅或氮化硅。本实施例中，所述第一键合层210的材料为氧化硅。

参考图3，提供载体晶圆301，所述载体晶圆301具有第二待键合面420

所述载体晶圆301的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述载体晶圆301的材料为硅。

有关所述载体晶圆301的描述可参考前述晶圆的相应描述，在此不再赘述。

参考图4，对所述第二待键合面420(如图3所示)进行表面处理，将部分厚度的载体晶圆301转化为阻挡层302。

所述阻挡层302用于在后续与所述晶圆键合后，抑制所述载体晶圆301内的感应电荷发生移动。

具体地，对所述第二待键合面420进行表面处理的步骤包括：对所述第二待键合面420进行离子掺杂工艺322。

所述离子掺杂工艺的掺杂离子为重型离子。

具体地。所述离子掺杂工艺掺杂的离子可以为氩离子、氦离子或氖离子。本实施例中，所述离子掺杂工艺的掺杂离子为氩离子。

本实施例中，后续将所述载体晶圆301与所述晶圆键合后，所述晶圆内的射频器件形成电场，所述电场容易使所述载体晶圆301形成感应电荷，导致所述感应电荷在所述晶圆和载体晶圆301发生移动，感应电荷的移动容易引起射频信号能量损失的问题。通过采用重型离子对所述载体晶圆301的第二待键合面420进行离子掺杂，可以更好地打乱所述载体晶圆301的晶格分布，使部分厚度的载体晶圆301材料，由单晶硅转化为非晶硅，从而抑制所述载体晶圆301内的感应电荷发生移动。也就是说，本实施例中，所述阻挡层302为非晶态材料。

需要说明的是，所述离子掺杂工艺注入的离子能量或离子剂量不宜过大，也不宜过小。如果注入的离子能量或离子剂量过小，难以在所述载体晶圆301内形成阻挡层302，或打乱所述载体晶圆301的晶格分布的效果不明显，从而难以起到抑制所述载体晶圆301内的感应电荷发生移动的效果；如果注入的离子能量或离子剂量过大，容易影响所述载体晶圆301内已有掺杂离子的离 子分布，从而影响所述载体晶圆301的电学性能。为此，本实施例中，所述离子掺杂工艺注入的离子能量为30kev至200kev，注入的离子剂量为1e15至1e16原子每平方厘米。

还需要说明的是，所述部分厚度由所述离子掺杂工艺的工艺参数所决定，即所述阻挡层302的厚度由所述离子掺杂工艺的工艺参数所决定。通过将所述工艺参数设定在合理的范围内，使所述阻挡层302的厚度控制在合理范围内，从而在有效地起到抑制所述载体晶圆301内的感应电荷发生移动的作用的同时，避免因所述阻挡层302过厚而对所述载体晶圆301的电学性能造成不良影响。

结合参考图5，需要说明的是，形成所述阻挡层302后，在所述第二待键合面420(如图3所示)上形成第二键合层220。

后续工艺中，所述载体晶圆301通过所述第二键合层220实现与所述晶圆的键合，所述第二键合层220可以提高键合强度。

所述第二键合层220的材料可以为氧化硅或氮化硅。

需要说明的是，为了提高键合强度，所述第二键合层220的材料与所述第一键合层210的材料相同。本实施例中，所述第二键合层220的材料为氧化硅。

还需要说明的是，本实施例中，先在所述第一待键合面410(如图1所示)上形成第一键合层210，然后在所述第二待键合面420(如图3所示)上形成第二键合层220。在其他实施例中，还可以先在所述第二待键合面上形成第二键合层，然后在所述第一待键合面上形成第一键合层。

参考图6，使所述第一待键合面410(如图1所示)与所述第二待键合面420(如图3所示)相接触，实现所述晶圆和载体晶圆301的键合。

本实施例中，所述第一待键合面410上形成有第一键合层210，所述第二待键合面420上形成有第二键合层220，相应的，实现所述晶圆和载体晶圆301的键合的步骤中，使所述第一键合层210与所述第二键合层220相接触。

本实施例中，所述键合工艺为热压键合工艺。

具体地，所述热压键合工艺的步骤包括：将所述晶圆和载体晶圆301相对设置后置于热压键合温度环境下，并使所述第一键合层210与所述第二键合层220相接触；在所述热压键合温度下，同时向所述晶圆和载体晶圆301施加压力，直至达到热压键合工艺时间，使所述晶圆和载体晶圆301实现热压键合。

结合参考图7，需要说明的是，实现所述晶圆和载体晶圆301的键合后，所述形成方法还包括：去除所述底层半导体层100(如图6所示)；形成贯穿所述绝缘材料层101、顶层半导体层102和第一介质层105并与所述第零导电层107相接触导电插塞310；形成覆盖所述导电插塞310的连接导电层320；在与所述第一待键合面410(如图1所示)相对的绝缘材料层101表面形成钝化层330，所述钝化层330暴露出所述连接导电层320表面。

所述晶圆内的射频器件形成电场，所述电场容易使所述底层半导体层100(如图6所示)形成感应电荷，感应电荷的移动容易引起射频信号能量损失的问题，且所述底层半导体层100较接近于所述栅极结构103，为了避免对所述晶圆内晶体管的电学性能造成不良影响，实现所述晶圆和载体晶圆301的键合后，去除所述底层半导体层100。

本实施例中，为了避免去除所述底层半导体层100的工艺对所述绝缘材料层101造成不良影响，去除所述底层半导体层100的工艺步骤包括：采用第一去除工艺去除部分厚度的底层半导体层100；接着，采用第二去除工艺去除剩余的底层半导体层100，且第一去除工艺去除所述底层半导体层100的速率大于第二去除工艺去除所述底层半导体层100的速率。

在一个具体实施例中，所述第一去除工艺采用研磨工艺，所述第二去除工艺采用湿法刻蚀工艺。

本实施例中，通过所述导电插塞310和连接导电层320，实现键合后的晶圆和载体晶圆301与外部电路的电连接。

所述导电插塞310的材料为铜、铝、钨和钛中的一种或多种，所述连接导电层320的材料为铜、铝、钨和钛中的一种或多种。本实施例中，所述导电插塞310的材料为铜，所述连接导电层320的材料铝。

具体地，形成所述导电插塞310的步骤包括：沿所述绝缘材料层101指向所述第一介质层105的方向上，依次刻蚀所述绝缘材料层101、顶层半导体层102和第一介质层105，直至露出所述第零导电层107，形成贯穿所述绝缘材料层101、顶层半导体层102和第一介质层105的导电通孔(图未示)；形成填充满所述导电通孔的导电插塞310。

所述钝化层330用于保护所述绝缘材料层101。所述钝化层330的材料为绝缘材料，例如为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，所述钝化层330为氧化硅和氮化硅构成的叠层结构。

当所述晶圆和载体晶圆301键合后，所述晶圆内的射频器件形成电场，所述电场容易使所述载体晶圆301形成感应电荷，本发明通过对所述载体晶圆301的第二待键合面420(如图3所示)进行表面处理，将部分厚度的载体晶圆301转化为阻挡层302(如图4所示)，所述阻挡层302可以抑制所述载体晶圆301内的感应电荷发生移动，避免所述感应电荷在所述晶圆和载体晶圆301之间发生移动，从而可以避免射频信号能量的损失，进而改善键合后的芯片的性能。

参考图8，示出了本发明半导体结构一实施例对应的结构示意图，本发明还提供一种半导体结构，包括：

晶圆(未标示)，所述晶圆具有第一待键合面610，且所述晶圆内形成有射频器件；

载体晶圆701，与所述晶圆相对设置且键合在一起，所述载体晶圆701具有第二待键合面620，其中，所述第一待键合面610与所述第二待键合面620相接触；

阻挡层702，位于所述载体晶圆表面，且位于所述晶圆与载体晶圆之间。

本实施例中，所述晶圆包括基底(未标示)，其中，所述基底包括绝缘材料层501以及位于绝缘材料层501表面的顶层半导体层502，所述顶层半导体层502包括若干晶体管区域(未标示)。

所述晶圆还包括位于所述晶体管区的顶层半导体层502部分表面的栅极结构503，位于所述栅极结构503两侧晶体管区的顶层半导体层502内的掺杂 区504，位于所述顶层半导体层502表面的第一介质层505，所述第一介质层505覆盖所述栅极结构503和掺杂区504，且所述第一介质层505顶部高于所述栅极结构503顶部。

所述晶圆还包括位于所述掺杂区504表面且贯穿所述第一介质层505的第零导电插塞506，位于所述第一介质层505上方且与第零导电插塞506电连接的第零导电层507，位于所述第一介质层505上方且覆盖所述第零导电层507的第二介质层508，位于所述第二介质层508内且与所述第零导电层507电连接的互连结构(未标示)，所述互连结构包括顶部被所述第二介质层508暴露出来的顶层导电层512，其中，暴露出所述顶层导电层512的第二介质层508表面为第一待键合面610。

所述绝缘材料层501的材料为氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅；所述顶层半导体层502的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述绝缘材料层501的材料为氧化硅，所述顶层半导体层502的材料为硅。

本实施例中，所述晶体管区为形成有晶体管的区域。所述栅极结构503包括栅介质层以及位于栅介质层表面的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述高k栅介质材料包括氧化铪、氧化锆、氧化铝或硅氧化铪等；所述栅电极层的材料为ti、ta、cu、al、w、ag和au中的一种或多种。所述栅介质层与栅电极层之间还能够形成有功函数层。

所述掺杂区504用于作为晶体管的源极(source)或漏极(drain)。当所述晶体管区为pmos区时，所述掺杂区504的掺杂离子为p型离子，例如为b、ga或in。当所述晶体管区为nmos区时，所述掺杂区504的掺杂离子为n型离子，例如为p、as或sb。

本实施例中，所述半导体结构还包括：位于所述栅极结构503侧壁表面的侧墙(未标示)。

所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。

所述第一介质层505覆盖所述栅极结构503的顶部和侧壁，所述第一介质层505为单层结构或叠层结构，所述第一介质层505的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一介质层105的材料为氧化硅。

所述第零导电插塞506起到与所述第零导电层507和第二介质层508内的互连结构(未标示)电连接的作用。本实施例中，所述第零导电插塞506的材料为导电材料，例如为铜、铝、钨和钛中的一种或多种。

本实施例中，所述第零导电层507位于所述第一介质层505表面以及第零导电插塞506表面，且根据半导体结构的内部电路连接需求，所述第一介质层505表面具有若干分立的第零导电层507。

所述第零导电层507的材料为导电材料，例如为铜、铝、钨和钛中的一种或多种。本实施例中，所述第零导电层507的材料为铝。

本实施例中，在垂直于所述顶层半导体层502表面、且沿所述顶层半导体层502指向所述第二介质层508的方向上，所述互连结构包括分立的n(n≥2)层导电层，还包括位于第n-1层导电层(未标示)与第n层导电层之间的第n导电插塞(未标示)，其中，所述第n导电插塞将所述第n-1层导电层与所第n层导电层电连接，其中，所述第n层导电层即为顶部被所述第二介质层508暴露出的顶层导电层512。

所述第二介质层508包括至少一层子介质层，所述第二介质层508由至少一层子介质层堆叠而成，所述子介质层的材料氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。例如，所述第二介质层508能够为一层子介质层的单层结构，也能够为包括2层、5层、7层或10层子介质层。

本实施例中，以所述互连结构包括分立的2层导电层为例，在沿所述顶层半导体层502指向所述第二介质层508的方向上，所述互连结构包括分立排列的第一导电层510以及第二导电层512，还包括位于所述第一导电层510与所述第二导电层512之间的第二导电插塞511，所述第二导电插塞511将所述第一导电层510与所述第二导电层512电连接，并且，还包括位于所述第一导电层510与所述第零导电层507之间的第一导电插塞509，所述第一导电插塞509将所述第零导电层507与所述第一导电层510电连接，其中，所述 第二导电层512即为所述顶层导电层512。

在其他实施例中，所述互连结构还能够仅包括一层导电层，所述互连结构包括所述顶层导电层、以及将所述顶层导电层和第零导电层电连接的第一导电插塞。

本实施例中，n能够为大于等于2的任一自然数，例如为5层导电层、7层导电层或10层导电层等，且根据导电层的层数确定相应导电插塞的数量。

所述互连结构的材料为导电材料，例如为铜、铝、钨和钛中的一种或多种。本实施例中，所述互连结构的材料为铝。

所述载体晶圆701的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述载体晶圆701的材料为硅。

有关所述载体晶圆701的描述可参考前述晶圆的相应描述，在此不再赘述。

本实施例中，所述阻挡层702由部分厚度的载体晶圆701转化而成。具体地，所述载体晶圆701的材料为硅，所述阻挡层702由单晶硅转化为非晶硅，也就是说，所述阻挡层702为非晶态材料。

所述阻挡层702抑制所述载体晶圆701内的感应电荷发生移动。

需要说明的是，所述半导体结构还包括：位于所述晶圆和阻挡层702之间的键合层630，用于实现所述晶圆和载体晶圆701的键合。所述键合层630可以提高键合强度。

所述键合层630的材料为氧化硅或氮化硅。本实施例中，所述键合层630的材料为氧化硅。

还需要说明的是，所述半导体结构还包括：贯穿所述绝缘材料层501、顶层半导体层502和第一介质层505并与所述第零导电层507相接触导电插塞810；覆盖所述导电插塞810的连接导电层820；位于背向所述栅极结构503的绝缘材料层501表面的钝化层830，所述钝化层830暴露出所述连接导电层820表面。

本实施例中，通过所述导电插塞810和连接导电层820，实现所述晶圆和 载体晶圆701与外部电路的电连接。

所述导电插塞810的材料为铜、铝、钨和钛中的一种或多种，所述连接导电820的材料为铜、铝、钨和钛中的一种或多种。本实施例中，所述导电插塞810的材料为铜，所述连接导电层820的材料铝。

所述钝化层830用于保护所述绝缘材料层501。所述钝化层830的材料为绝缘材料，例如为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，所述钝化层830为氧化硅和氮化硅构成的叠层结构。

所述晶圆内的射频器件形成电场，所述电场容易使所述载体晶圆701形成感应电荷，所述阻挡层702可以抑制所述载体晶圆701内的感应电荷发生移动，避免所述感应电荷在所述晶圆和载体晶圆701之间发生移动，从而可以避免射频信号能量的损失，进而改善所述半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。