半导体装置及该半导体装置的制造方法与流程

本申请案享受以日本专利申请2015-179645号(申请日：2015年9月11日)为基础申请案的优先权。本申请案以参照该基础申请案的方式包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置及该半导体装置的制造方法。

背景技术：

以往，已知有层叠面积互不相同的半导体芯片而成的半导体装置。期望半导体装置能够提高半导体芯片的层叠构造的接着强度。

技术实现要素：

本发明的实施方式提供一种能够提高半导体芯片的层叠构造的接着强度的半导体装置及该半导体装置的制造方法。

实施方式的半导体装置包括构造体、第二半导体芯片及第三半导体芯片。构造体包含第一半导体芯片。构造体设于衬底的第一区域。第二半导体芯片设于衬底的第二区域。第三半导体芯片架设于构造体的上表面与第二半导体芯片的上表面而配置。

附图说明

图1是示意性表示实施方式的半导体装置的构成的剖视图。

图2是表示实施方式的半导体装置的概略构成的俯视图。

图3(a)～图3(c)是对实施方式的半导体装置的制造方法的顺序进行说明的图。

图4(a)～图4(c)是对实施方式的半导体装置的制造方法的顺序进行说明的图。

具体实施方式

以下，参照随附图式对实施方式的半导体装置及半导体装置的制造方法进行详细说 明。另外，本发明并不受该实施方式限定。

(实施方式)

图1是示意性表示实施方式的半导体装置的构成的剖视图。图2是表示实施方式的半导体装置的概略构成的俯视图。半导体装置具备半导体芯片的层叠构造。半导体装置例如为控制器组入型的NAND(与非)快闪存储器。

半导体装置是在衬底10上混载有NAND芯片11、控制器芯片12及DRAM(Dynamic Random Access Memory，动态随机存储器)芯片13。另外，图2表示自上方观察图1所示的构成时的衬底10、NAND芯片11、控制器芯片12及DRAM芯片13的配置。图2中，省略了后述的电极27、28、连接端子24、25、26、金属线21、22、23及密封构件14的图示。

作为第一半导体芯片的NAND芯片11是保持数据的非易失性存储器芯片。半导体装置具备四个NAND芯片11层叠而成的构造体。构造体设于衬底10的第一区域。

四个NAND芯片11均具备矩形的平面形状。在NAND芯片11的上表面的一边侧设有电极27。电极27例如为铝垫。四个NAND芯片11是以上表面中的设有电极27的部分不被覆盖的方式相互错开位置而层叠。四个NAND芯片11是以设有电极27的部分形成阶梯的方式层叠。

在各NAND芯片11的下表面分别设有接着层15。四个NAND芯片11中的最下段的NAND芯片11经由接着层15而接合于衬底10的上表面。NAND芯片11彼此经由接着层15而相互接合。

金属线21将各NAND芯片11的电极27与设于衬底10的连接端子24电连接。电极27与连接端子24利用金属线21的连接是通过打线接合而形成。通过将各NAND芯片11呈阶梯状层叠，能够对各NAND芯片11的电极27进行打线接合。

作为第二半导体芯片的控制器芯片12是控制利用NAND芯片11及DRAM芯片13将数据写入及读出的控制器。控制器芯片12设于衬底10的第二区域。第二区域是与第一区域不同的区域且是位于第一区域相邻位置的区域。

控制器芯片12具备比NAND芯片11小的矩形的平面形状。在控制器芯片12的下表面设有接着层16。控制器芯片12经由接着层16而接合于衬底10的上表面。在控制器芯片12的上表面设有未图示的多个电极。电极例如为铝垫。金属线22将设于控制器芯片12的上表面的电极与设于衬底10的连接端子25电连接。

作为第三半导体芯片的DRAM芯片13是保持数据的易失性存储器芯片。半导体装置具备两个DRAM芯片13。两个DRAM芯片13层叠于NAND芯片11层叠而成的构 造体与控制器芯片12之上。两个DRAM芯片13中的下侧的DRAM芯片13是架设于构造体的上表面与控制器芯片12的上表面而配置。

两个DRAM芯片13均具备比NAND芯片11大的矩形的平面形状。如图2所示，两个DRAM芯片13是以长边的朝向相互垂直的方式使矩形的朝向不同而重叠。在DRAM芯片13的上表面中的第一边侧的部分与第二边侧的部分，分别设有电极28。第一边是矩形中的一边，第二边设为与第一边相向的边。电极28例如为铝垫。金属线23将电极28与设于衬底10的连接端子26电连接。电极28与连接端子26利用金属线23的连接是通过打线接合而形成。

在各DRAM芯片13的下表面分别设有接着层17。两个DRAM芯片13中的下侧的DRAM芯片13经由接着层17而接合于最上段的NAND芯片11的上表面及控制器芯片12的上表面。金属线21中的位于比NAND芯片11的上表面更靠上方的部分埋入至该接着层17中。金属线22中的位于比控制器芯片12的上表面更靠上方的部分埋入至该接着层17中。

DRAM芯片13彼此经由接着层17而相互接着。下侧的DRAM芯片13的上表面中的设有电极28的部分由用于与上侧的DRAM芯片13接合的接着层17覆盖。

与下侧的DRAM芯片13的电极28连接的金属线23中的位于比下侧的DRAM芯片13的上表面更靠上方的部分埋入至DRAM芯片13彼此之间的接着层17中。

连接端子24、25、26形成于衬底10的上表面。连接端子24、25、26例如是对由铜构成的端子非电解镀敷镍及金而成。在衬底10的下表面形成有未图示的外部连接端子。外部连接端子例如为焊料球或焊料凸块。在衬底10形成有将连接端子24、25、26与外部连接端子电连接的构件，例如布线层及通孔。金属线21、22、23例如将金、铜或银作为材料。

密封构件14是密封设于衬底10上的NAND芯片11、控制器芯片12及DRAM芯片13的模具树脂。

实施方式的半导体装置是在层叠NAND芯片11而成的构造体与控制器芯片12之上，设有平面形状比NAND芯片11大的DRAM芯片13。半导体装置与将NAND芯片11的构造体与DRAM芯片13在衬底10上排列配置的情况相比，能够使平面构成变得小型。

在图1所示的剖面中，要与DRAM芯片13的电极28连接的连接端子26在设于衬底10上表面的各要素中配置于靠近衬底10的外缘的位置。连接端子26配置于图2所示的衬底10中的DRAM芯片13的周围的有限范围。

要与NAND芯片11的电极27连接的连接端子24配置于比连接端子26更靠衬底10上表面的中心侧。通过将NAND芯片11的构造体配置于比DRAM芯片13更靠下方，相对于该连接端子24、26的配置而能够避免金属线21、23彼此的接触。在假设NAND芯片11的构造体配置于比DRAM芯片13更靠上方的情形时，在比连接端子26更靠衬底10的外缘侧，需要配置连接端子24的空间。半导体装置通过将NAND芯片11的构造体配置于比DRAM芯片13更靠下方，能够使平面构成变得小型。

在实施方式的半导体装置中，从衬底10的上表面到控制器芯片12的上表面为止的高度与从衬底10的上表面到NAND芯片11的构造体的上表面为止的高度一致。在衬底10的上表面，包括控制器芯片12及接着层16在内的高度与包括四个NAND芯片11及四个接着层15在内的高度一致。

通过使控制器芯片12的上表面与NAND芯片11的构造体的上表面的高度一致，DRAM芯片13与衬底10的上表面平行地配置。另外，在实施方式中所谓“高度一致”，除相互的高度相同的情况以外，也包含相互的高度为大致相同高度的情况。

实施方式的半导体装置的构成也可适当变更。层叠NAND芯片11而成的构造体并不限于包含四个NAND芯片11的情况。构成构造体的NAND芯片11的个数也可适当变更。半导体装置并不限于具备两个DRAM芯片13的情况。层叠于NAND芯片11的构造体及控制器芯片12之上的DRAM芯片13的个数也可适当变更。

半导体装置也可将层叠于NAND芯片11的构造体及控制器芯片12之上的DRAM芯片13中的至少一个替换成相互并排的多个DRAM芯片。例如，也可在NAND芯片11的构造体及控制器芯片12之上并排设置两个DRAM芯片，且在该两个DRAM芯片之上进而并排设置两个DRAM芯片。使两个DRAM芯片并排的方向也可在第一层与第二层不同。

图3及图4是对实施方式的半导体装置的制造方法的顺序进行说明的图。在图3(a)所示的衬底10，安装有层叠NAND芯片11而成的构造体与控制器芯片12。所述安装有构造体及控制器芯片12的衬底10是利用图3(a)所示的步骤之前的步骤而制造。

在衬底10上层叠四个NAND芯片11后，将各NAND芯片11的电极27与连接端子24通过打线接合依次连接，由此形成金属线21。通过将四个NAND芯片11呈阶梯状层叠，能够节省每当配置一个NAND芯片11时实施打线接合的工夫。设于控制器芯片12的上表面的电极与连接端子25利用金属线22而连接。

在图3(a)所示的步骤中，在衬底10上的NAND芯片11的构造体与控制器芯片12之上，配置第一层的DRAM芯片13。在DRAM芯片13的下表面，贴附有接着层17。 安装夹具30将DRAM芯片13以贴附有接着层17的一侧朝下地上提。安装夹具30搬送上提后的DRAM芯片13，将DRAM芯片13载置于NAND芯片11的构造体与控制器芯片12之上。DRAM芯片13架设于NAND芯片11的构造体的上表面与控制器芯片12的上表面而配置。

贴附于DRAM芯片13的接着层17是由热硬化性树脂构成的绝缘性膜。一面对该接着层17进行加热，一面将接着层17压抵到NAND芯片11的构造体与控制器芯片12。由此，金属线21中的比最上段的NAND芯片11的上表面更靠上方的部分与金属线22中的比控制器芯片12的上表面更靠上方的部分同时被埋入至接着层17中。从控制器芯片12引出的金属线22在接着层17中被固定，由此金属线22彼此的接触得以减少。

接着层17到达最上段的NAND芯片11的上表面与控制器芯片12的上表面。如图3(b)所示，DRAM芯片13经由接着层17而接着于NAND芯片11及控制器芯片12。这时，NAND芯片11的金属线21与控制器芯片12的金属线22均埋入至接着层17中且未到达DRAM芯片13。为了满足所述条件，控制器芯片12的高度与NAND芯片11的构造体的高度一致。通过接着层17的硬化，DRAM芯片13经由接着层17而保持于NAND芯片11的上表面及控制器芯片12的上表面。

通过DRAM芯片13接着于NAND芯片11及控制器芯片12，成为由NAND芯片11的构造体及控制器芯片12支撑DRAM芯片13的状态。通过将金属线21的一部分与金属线22的一部分埋入至接着层17中，能够防止金属线21、22与DRAM芯片13的接触。接着层17通过利用后述的密封构件14进行密封时的加热及加压而进一步硬化。

在图3(c)所示的步骤中，实施将DRAM芯片13的电极28与衬底10上的连接端子26利用金属线23连接的打线接合。在该步骤中，使穿过作为接合工具的毛细管31内的金属线的前端压接于电极28。金属线是将金、铜或银作为材料而构成。一面从毛细管31陆续送出金属线，一面使毛细管31移动到连接端子26，且在连接端子26压接金属线。由此，使金属线接合于连接端子26。结束金属线对连接端子26的接合之后切断金属线，由此形成将电极28与连接端子26连接的金属线23。

通过利用NAND芯片11的构造体及控制器芯片12的两个构造支撑DRAM芯片13，能够抑制因金属线23对电极28的压接所引起的DRAM芯片13的弯曲。从控制器芯片12引出的金属线22在接着层17中绝缘，因此能够防止因芯片搭载及打线接合时的外力的影响而可能产生的金属线22彼此的接触所引起的短路。

在图4(a)所示的步骤中，在第一层的DRAM芯片13之上，配置第二层的DRAM芯片13。在DRAM芯片13的下表面，与第一层的DRAM芯片13的情况同样地贴附有接 着层17。安装夹具30将DRAM芯片13上提并搬送，在第一层的DRAM芯片13之上载置第二层的DRAM芯片13。

一面对贴附于DRAM芯片13的接着层17进行加热，一面将接着层17压抵到第一层的DRAM芯片13。由此，金属线23中的比第一层的DRAM芯片13的上表面更靠上方的部分被埋入至接着层17中。

接着层17到达第一层的DRAM芯片13的上表面。第二层的DRAM芯片13经由接着层17而接着于第一层的DRAM芯片13。通过接着层17的硬化，第二层的DRAM芯片13经由接着层17而接着于第一层的DRAM芯片13的上表面。通过将金属线23的一部分埋入至接着层17中，能够防止连接于第一层的DRAM芯片13的金属线23与第二层的DRAM芯片13的接触。接着层17通过利用后述的密封构件14进行密封时的加热及加压而进一步硬化。

通过利用NAND芯片11的构造体及控制器芯片12的两个构造支撑第一层的DRAM芯片13，能够使DRAM芯片13彼此充分接着。从控制器芯片12引出的金属线22在第一层的DRAM芯片13之下的接着层17中绝缘，因此能够防止因芯片搭载及打线接合时的外力的影响而可能产生的金属线22彼此的接触所引起的短路。

在图4(b)所示的步骤中，实施将第二层的DRAM芯片13的电极28与衬底10上的连接端子26利用金属线23连接的打线接合。第二层的DRAM芯片13的电极28连接于与第一层的DRAM芯片13的电极28连接的连接端子26以外的连接端子26。图4(b)所示的步骤中的打线接合是与图3(c)所示的步骤中的打线接合同样地实施。

由此，如图4(c)所示，将层叠NAND芯片11而成的构造体、控制器芯片12及两层DRAM芯片13安装于衬底10。所述衬底10上的构成物由密封构件14密封。根据以上的步骤，能够获得具备图1所示的构成的半导体装置。

假设在控制器芯片12的高度比NAND芯片11层叠而成的构造体的高度低的情形时，实施图3(a)所示的步骤。这时，第一层的DRAM芯片13载置于最上段的NAND芯片11上，另一方面，DRAM芯片13与控制器芯片12之间产生大幅空隙。DRAM芯片13成为仅由NAND芯片11的构造体支撑的状态。

假设从所述状态实施与图3(c)所示的步骤同样的打线接合。DRAM芯片13中的与控制器芯片12隔开空间的上方部分为下方无支撑的状态。通过对位于控制器芯片12的上方的电极28实施打线接合，DRAM芯片13有包含该电极28的部分向下方弯曲地变形的情况。

此外，在与图4(a)所示的步骤同样地配置第二层的DRAM芯片13的情形时，因如 所述那样第一层的DRAM芯片13变形，而在产生弯曲的部分，DRAM芯片13彼此的接着变得不充分。在接着不充分的部位，因为下方无支撑，所以难以消除所述接着不良。

如果为了改善接着不良而增加安装夹具30的负荷，那么容易产生DRAM芯片13或NAND芯片11的破损。在将第一层的DRAM芯片13下压到控制器芯片12的上表面附近的情形时，也可能引起连接于控制器芯片12的上表面的金属线22的破损。

相对于此，通过使控制器芯片12的高度与NAND芯片11的构造体的高度一致，DRAM芯片13由NAND芯片11的构造体与控制器芯片12支撑。通过确保利用控制器芯片12从下方支撑，能够抑制因打线接合而引起DRAM芯片13弯曲。

通过抑制因第一层的DRAM芯片13的弯曲所引起的变形，能够消除第一层的DRAM芯片13与第二层的DRAM芯片13的接着不良。通过实现第一层的DRAM芯片13与第二层的DRAM芯片13的充分接着，能够减少因安装夹具30的负荷所引起的半导体芯片的破损。通过金属线22中的比控制器芯片12的上表面更靠上方的部分埋入至接着层17中，能够减少因对DRAM芯片13的打线接合所引起的金属线22的破损。半导体装置通过减少半导体芯片的接着不良及破损、以及金属线22的破损，能够改善因制造工艺所引起的不良。

实施方式的半导体装置并不限于具备层叠NAND芯片11而成的构造体、控制器芯片12及DRAM芯片13的情况。半导体装置也可具备平面形状的尺寸互不相同的任意半导体芯片作为第一、第二及第三半导体芯片。在小型的半导体芯片之上层叠大型的半导体芯片的构成中，通过从下方支撑大型的半导体芯片，半导体装置能够减少半导体芯片的接着不良及破损。

根据实施方式，半导体装置是将第三半导体芯片架设于包含第一半导体芯片的构造体的上表面与第二半导体芯片的上表面而配置。半导体装置通过利用包含第一半导体芯片的构造体与第二半导体芯片支撑第三半导体芯片，能够抑制第三半导体芯片的弯曲。半导体装置能够抑制因第三半导体芯片的弯曲而产生的半导体芯片彼此的接着不良。由此，半导体装置可以获得能够提高半导体芯片的接着强度的效果。

已对本发明的实施方式进行了说明，但所述实施方式是作为示例而提出的，并不意图限定发明的范围。所述新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内可进行各种省略、替换、变更。所述实施方式及其变化包含于发明的范围或主旨内，并且包含于权利要求书所记载的发明及其均等的范围内。

[符号的说明]

10 衬底

11 NAND芯片

12 控制器芯片

13 DRAM芯片

17 接着层

22 金属线