本申请是分案申请，母案的申请号为201110257442.0，申请日为2011年8月8日，发明名称为“半导体装置及其制造方法”。发明背景1.发明领域本发明的实施方案涉及包括氧化物半导体的半导体装置及其制造方法。在本说明书中，半导体装置通常是指可通过利用半导体特性起作用的装置，且光电装置、半导体电路和电子设备全为半导体装置。2.相关技术描述近些年，使用在具有绝缘表面的衬底上形成的半导体薄膜(厚度为约几十纳米至几百纳米)形成薄膜晶体管(TFTs)的技术引起人们的关注。薄膜晶体管应用于诸如ICs或电光装置的广范围的电子装置，且尤其大大推动了可用作图像显示装置的开关元件的薄膜晶体管的迅速发展。各种金属氧化物用于多种应用。某些金属氧化物具有半导体特性。具有半导体特性的这类金属氧化物的实例有氧化钨、氧化锡、氧化铟、氧化锌等。已知通道形成区使用具有半导体特性的这类金属氧化物形成的薄膜晶体管(专利文献1和2)。[文献][专利文献1]日本公布的专利申请2007-123861号[专利文献2]日本公布的专利申请2007-096055号发明概述当在制造装置的过程中，形成电子供体的氢气或水进入氧化物半导体时，可以改变氧化物半导体的导电率。这一现象成为使用氧化物半导体的晶体管的电特性的变化因素。此外，使用氧化物半导体的半导体装置的电特性因被可见光或紫外光辐照而改变。鉴于上述问题，一个目标在于提供包括氧化物半导体薄膜的半导体装置，其具有稳定的电特性和高可靠性。此外，另一目标在于提供半导体装置的制造方法，其能够通过使用诸如玻璃基板的大型衬底大规模生产高度可靠的半导体装置。所公开的本发明的一个实施方案为半导体装置，其包括厚度大于或等于1nm且小于或等于10nm的提供在氧化物绝缘层上的第一结晶氧化物半导体层；和厚度比所述第一结晶氧化物半导体层大的提供在所述第一结晶氧化物半导体层上第二结晶氧化物半导体层。应注意到，第一结晶氧化物半导体层或第二结晶氧化物半导体层包含至少含有Zn的材料且具有c-轴取向(c-axisalignment)。优选第一结晶氧化物半导体层或第二结晶氧化物半导体层包含至少含有Zn和In的材料。利用上述结构，提供具有稳定的电特性的高度可靠的半导体装置。在第一结晶氧化物半导体层的形成中，通过溅射方法进行沉积，其中衬底温度高于或等于200℃且低于或等于400℃，且在沉积之后，(在高于或等于400℃且低于或等于750℃的温度下)进行第一热处理。根据沉积时的衬底温度或第一热处理的温度，沉积和第一热处理导致起始于薄膜表面的结晶且晶体从薄膜表面朝向薄膜内部生长；因此得到c-轴取向的晶体。通过第一热处理，大量锌和氧聚集到薄膜表面，且在最外层表面上形成包含锌和氧且具有六方形上平面(其平面示意图示于图23A中)的一层或多层石墨烯型二维晶体；在最外层表面上的晶体层在厚度方向上生长以形成层堆叠。在图23A中，白色圆形指示锌原子，且黑色环形指示氧原子。通过提高热处理的温度，晶体生长从表面向内部且进一步从内部向底部进行。此外，图23B示意地显示由六层二维晶体形成的堆叠层作为二维晶体已在其中生长的堆叠层的实例。通过第一热处理，在氧化物绝缘层中的氧扩散到氧化物绝缘层与第一结晶氧化物半导体层之间的界面或该界面附近(在该界面±5nm范围内)，由此减少第一结晶氧化物半导体层中的氧空位。因此，优选含有大量氧，其至少超过用作基础绝缘层的氧化物绝缘层(的块体inabulkof)中或在第一结晶氧化物半导体层与氧化物绝缘层之间的界面处的化学计量。在第二结晶氧化物半导体层的形成中，通过溅射方法进行沉积，其中衬底温度高于或等于200℃且低于或等于400℃。通过将沉积中的衬底温度设定为高于或等于200℃且低于或等于400℃，可将前体布置在形成在第一结晶氧化物半导体层的表面上且与第一结晶氧化物半导体层的表面接触的氧化物半导体层中，且可以获得所谓的有序性。随后，优选在沉积之后在高于或等于400℃且低于或等于750℃的温度下进行第二热处理。第二热处理在氮气氛、氧气氛或氩气和氧气的混合气氛中进行，由此第二结晶氧化物半导体层的密度增加且其中的缺陷数量降低。通过第二热处理，晶体生长在使用第一结晶氧化物半导体层作为核的情况下在厚度方向上进行，也就是说，晶体生长从底部向顶部进行；因此形成第二结晶氧化物半导体层。将这样得到的第一结晶氧化物半导体层和第二结晶氧化物半导体层的堆叠用于晶体管，由此所述晶体管可具有高可靠性和稳定的电特性。此外，通过设定第一热处理和第二热处理的温度为低于或等于450℃，可以使用诸如玻璃基板的大型衬底进行高度可靠的半导体装置的大规模生产。所公开的本发明的一个实施方案为制造半导体装置的方法，其包括以下步骤：在氧化物绝缘层上形成厚度大于或等于1nm且小于或等于10nm的第一结晶氧化物半导体层，在所述第一结晶氧化物半导体层上形成厚度大于所述第一结晶氧化物半导体层的第二结晶氧化物半导体层，在所述第二结晶氧化物半导体层上形成源极层或漏极层，在所述源极层或漏极层上形成栅绝缘层，和在所述栅绝缘层上形成栅极层。使用该方法得到的晶体管具有顶栅结构。此外，用上述制造方法得到的第一结晶氧化物半导体层和第二结晶氧化物半导体层具有c-轴取向。应注意到，第一结晶氧化物半导体层和第二结晶氧化物半导体层既不具有单晶结构，也不具有非晶结构。第一结晶氧化物半导体层和第二结晶氧化物半导体包含含有具有c-轴取向的晶体(也称作c-轴取向的晶体(CAAC))的氧化物，其既不具有单晶结构，也不具有非晶结构。第一结晶氧化物半导体层和第二结晶氧化物半导体层部分地包含晶界。应注意到，第一结晶氧化物半导体层和第二结晶氧化物半导体层各自使用至少包含Zn的氧化物材料形成。例如，可以使用包含四种元素的金属氧化物，诸如In-Al-Ga-Zn-O-基材料、In-Al-Ga-Zn-O-基材料、In-Si-Ga-Zn-O-基材料、In-Ga-B-Zn-O-基材料或In-Sn-Ga-Zn-O-基材料；包含三种元素的金属氧化物，诸如In-Ga-Zn-O-基材料、In-Al-Zn-O-基材料、In-Sn-Zn-O-基材料、In-B-Zn-O-基材料、Sn-Ga-Zn-O-基材料、Al-Ga-Zn-O-基材料或Sn-Al-Zn-O-基材料；包含两种元素的金属氧化物，诸如In-Zn-O-基材料、Sn-Zn-O-基材料、Al-Zn-O-基材料或Zn-Mg-O-基材料；Zn-O-基材料等。另外，上述材料可含有SiO2。在此，例如，In-Ga-Zn-O-基材料是指含有铟(In)、镓(Ga)和锌(Zn)的氧化物，且对组成比没有特定限制。此外，所述In-Ga-Zn-O-基材料可含有除In、Ga和Zn之外的元素。不限于第二结晶氧化物半导体层形成在第一结晶氧化物半导体层上的双层结构，包括三层或更多层的堆叠结构可通过如下方法形成：重复沉积和热处理的方法以在形成第二结晶氧化物半导体层之后形成第三结晶氧化物半导体层。在上述结构中，为了降低源极或漏极层与第二结晶氧化物半导体层之间的接触电阻，优选使用ITO、包含氧化锌和氧化铟的IZO等形成导电薄膜，其充当n+层。因此，可降低寄生电阻，且可抑制在BT试验中施加负栅应力的前后之间导通电流的改变量(离子烧伤iondeterioration)。应注意到，在第二热处理之后形成n+层。在制造半导体装置的方法中，在制造第一结晶氧化物半导体层和/或第二结晶氧化物半导体层和/或栅绝缘层时，优选使用捕集真空泵来抽空沉积室。例如，优选使用低温泵、离子泵或钛升华泵。上述捕集真空泵起作用以降低栅绝缘层和/或氧化物半导体薄膜和/或绝缘层中所含的氢气、水、羟基或氢化物的量。因为，存在氢气、水、羟基或氢化物成为抑制氧化物半导体薄膜结晶的因素之一的可能性，优选在其中氢气、水、羟基或氢化物充分减少的气氛中进行薄膜沉积、转移衬底等的制造步骤。所公开的本发明的一个实施方案不限于上述晶体管结构。例如，可使用顶栅结构，其中在源极层和漏极层上提供氧化物半导体层。所公开的本发明的另一实施方案为制造半导体装置的方法，其包括以下步骤：在氧化物绝缘层上形成源极层或漏极层，在所述源极层或漏极层上形成厚度大于或等于1nm且小于或等于10nm的第一结晶氧化物半导体层，在所述第一结晶氧化物半导体层上形成厚度大于所述第一结晶氧化物半导体层的第二结晶氧化物半导体层，在所述第二结晶氧化物半导体层上形成栅绝缘层，和在所述栅绝缘层上形成栅极层。例如，可使用底栅结构，其中首先形成栅极层，且随后采用栅绝缘层和氧化物半导体层的堆叠。所公开的本发明的另一实施方案为制造半导体装置的方法，其包括以下步骤：在氧化物绝缘层上形成栅极层，在所述栅极层上形成栅绝缘层，在所述栅绝缘层上形成源极层或漏极层，在所述源极层或漏极层上形成厚度大于或等于1nm且小于或等于10nm的第一结晶氧化物半导体层，和在所述第一结晶氧化物半导体层上形成厚度大于所述第一结晶氧化物半导体层的第二结晶氧化物半导体层。例如，可使用底栅结构，其中采用形成在氧化物半导体层上源极层和漏极层。所公开的本发明的另一实施方案为制造半导体装置的方法，其包括以下步骤：在氧化物绝缘层上形成栅极层，在所述栅极层上形成栅绝缘层，在所述栅绝缘层氧上形成厚度大于或等于1nm且小于或等于10nm的第一结晶氧化物半导体层，在所述第一结晶氧化物半导体层上形成厚度大于所述第一结晶氧化物半导体层的第二结晶氧化物半导体层，和在所述第二结晶氧化物半导体层上形成源极层或漏极层。在包括第一结晶氧化物半导体层和第二结晶氧化物半导体层的堆叠的晶体管的情况下，即使是在用光辐照晶体管时也可降低在进行偏压-温度(BTbias-temperature)应力试验的前后之间晶体管的阈电压的改变量；因此，这类晶体管具有稳定的电特性。附图简述图1A-1E为图示本发明的一个实施方案的制造步骤的截面图。图2A-2D为图示本发明的一个实施方案的制造步骤的截面图。图3A-3F为图示本发明的一个实施方案的制造步骤的截面图。图4A-4E为图示本发明的一个实施方案的制造步骤的截面图。图5A-5C为图示本发明的一个实施方案的制造步骤的截面图，且图5D为图示本发明的一个实施方案的俯视图。图6为图示本发明的一个实施方案的截面图。图7为图示本发明的一个实施方案的截面图。图8A和8B为各自图示本发明的一个实施方案的截面图。图9A和9B为分别图示本发明的一个实施方案的截面图和俯视图。图10为图示用于制造本发明的一个实施方案的制造设备的实例的俯视图。图11A-11C为分别图示本发明的一个实施方案的截面图、俯视图和线路图。图12A-12C为图示本发明的一个实施方案的方块图和等效线路图。图13A-13D为分别图示本发明的一个实施方案的电子装置的外部视图。图14为显示晶体管的电流-电压特性的曲线图。图15A和15B为显示晶体管的BT试验结果的曲线图。图16为显示在用光辐照晶体管时进行的-BT试验的结果的曲线图。图17为截面STEM图像。图18为平面TEM图像。图19为显示XRD测量结果的曲线图。图20为显示晶体管(比较实施例)的电流-电压特性的曲线图。图21A和21B为晶体管(比较实施例)的BT试验的结果的曲线图。图22为显示在用光辐照晶体管时进行的-BT试验的结果的曲线图(比较实施例)。图23A和23B为描述二维晶体的图。发明详述在下文中，将参考附图详细描述本发明的实施方案。然而，本发明不限于以下描述，且本领域技术人员易于理解在不脱离本发明的精神和范围的情况下可以多种方式修改本文公开的模式和细节。因此，本发明不应被视为受限于实施方案的描述。(实施方案1)在该实施方案中，参考图1A-1E以描述半导体装置的结构及其制造方法。图1E为顶栅晶体管120的截面图。晶体管120包括在具有绝缘表面的衬底100上的氧化物绝缘层101、包含通道形成区的氧化物半导体层堆叠、源极层104a、漏极层104b、栅绝缘层102、栅极层112和氧化物绝缘薄膜110a。提供源极层104a和漏极层104b以覆盖氧化物半导体层堆叠的末端部分，且使覆盖源极层104a和漏极层104b的栅绝缘层102与氧化物半导体层堆叠的一部分接触。在氧化物半导体层堆叠的该部分上提供栅极层112，栅绝缘层102插入其间。提供保护性绝缘薄膜110b以覆盖氧化物绝缘薄膜110a。在晶体管120中，不从氧化物半导体层的顶面向其底面施加电场，且电流不在氧化物半导体层堆叠的厚度方向上(在从顶面到底面的方向上，具体地说，在图1E的纵向上)流动。在所述晶体管中，电流主要沿氧化物半导体层堆叠之间的界面流动；因此，即使用光辐照晶体管或对晶体管施加BT应力，也可抑制或降低晶体管特性的劣化。在下文中，参考图1A-1E来描述在衬底上的晶体管120的制造方法。首先，在衬底100上形成氧化物绝缘层101。作为衬底100，可使用用熔融法或浮法形成的无碱玻璃衬底，例如具有足以经受住该制造方法的工艺温度的耐热性的塑料衬底。另外，可使用在诸如不锈钢衬底的金属衬底的表面上提供有绝缘薄膜的衬底或在半导体衬底的表面上提供有绝缘薄膜的衬底。在衬底100为玻璃基板的情况下，所述衬底可具有下列尺寸中的任一种：第一代(320mm×400mm)、第二代(400mm×500mm)、第三代(550mm×650mm)、第四代(680mm×880mm或730mm×920mm)、第五代(1000mm×1200mm或1100mm×1250mm)、第六代(1500mm×1800mm)、第七代(1900mm×2200mm)、第八代(2160mm×2460mm)、第九代(2400mm×2800mm或2450mm×3050mm)、第十代(2950mm×3400mm)等。当处理温度高且处理时间久时，玻璃基板急剧收缩。因此，在使用玻璃基板进行大规模生产的情况下，在制造方法中的优选加热温度低于或等于600℃，更优选低于或等于450℃。氧化物绝缘层101通过使用氧化硅薄膜、氧化镓薄膜、氧化铝薄膜、氮化硅薄膜、氧氮化硅薄膜、氧氮化铝薄膜和硅氮化物氧化物薄膜或包括任何上述薄膜的堆叠层之一通过PCVD方法或溅射方法形成，以具有大于或等于50nm且小于或等于600nm的厚度。用作基础绝缘层的氧化物绝缘层101优选含有至少超过薄膜(的块体)中的化学计量的大量氧。例如，在使用氧化硅薄膜的情况下，组成式为SiO2+α(α＞0)。在使用包含诸如碱金属的杂质的玻璃衬底的情况下，可通过PCVD方法或溅射方法在氧化物绝缘层101与衬底100之间形成氮化硅薄膜、氮化铝薄膜等作为氮化物绝缘层以防碱金属进入。因为诸如Li或Na的碱金属为杂质，优选降低进入晶体管的这类碱金属的量。接着，在氧化物绝缘层101上形成厚度大于或等于1nm且小于或等于10nm的第一氧化物半导体薄膜。在该实施方案中，在氧气氛、氩气氛或氩气与氧气的混合气氛中在如下条件下形成厚度为5nm的第一氧化物半导体薄膜：使用用于氧化物半导体的靶(用于In-Ga-Zn-O-基氧化物半导体的靶，其以1∶1∶2[摩尔比]含有In2O3、Ga2O3和ZnO)，衬底与靶之间的距离为170mm，衬底温度为250℃，压力为0.4Pa且直流(DC)电源为0.5kW。接着，通过在腔室中设定气氛进行第一热处理，其中将衬底置于氮气氛或干燥空气中。第一热处理的温度高于或等于400℃且低于或等于750℃。另外，第一热处理的加热时间大于或等于1分钟且小于或等于24小时。通过第一热处理，形成第一结晶氧化物半导体层108a(参见图1A)。接着，在第一结晶氧化物半导体层108a上形成厚度大于10nm的第二氧化物薄膜。在该实施方案中，在氧气氛、氩气氛或氩气与氧气的混合气氛中在如下条件下形成厚度为25nm的第二氧化物半导体薄膜：使用用于氧化物半导体的靶(用于In-Ga-Zn-O-基氧化物半导体的靶，其以1∶1∶2[摩尔比]含有In2O3、Ga2O3和ZnO)，衬底与靶之间的距离为170mm，衬底温度为400℃，压力为0.4Pa，且直流(DC)电源为0.5kW。随后，通过在腔室中设定气氛进行第二热处理，其中将衬底置于氮气氛或干燥空气中。第二热处理的温度高于或等于400℃且低于或等于750℃。另外，第二热处理的加热时间大于或等于1分钟且小于或等于24小时。通过第二热处理，形成第二结晶氧化物半导体层108b(参见图1B)。当在高于750℃的温度下进行第一热处理和第二热处理时，由于玻璃衬底收缩，在氧化物半导体层中易于生成裂纹(裂纹在厚度方向上延伸)。因此，将在形成第一氧化物半导体薄膜之后进行的热处理的温度(例如第一热处理和第二热处理的温度、通过溅射等进行的沉积中的衬底温度)设定到低于或等于750℃，优选低于或等于450℃，由此可在大型衬底上制造高度可靠的晶体管。优选在不暴露于空气的情况下依次进行从氧化物绝缘层101的形成步骤到第二热处理步骤的各步骤。例如，可使用俯视图图示于图10中的制造设备。图10中图示的制造设备为单晶片多腔室设备，其包括三个溅射装置10a、10b和10c，提供有三个用于固定工艺衬底的卡匣口(cassetteport)14的衬底供给室11，装载锁室12a和12b，转移室13，衬底加热室15等。应注意到，在衬底供给室11和转移室13中的每一个中提供用于转移工艺衬底的转移机器人。优选控制溅射装置10a、10b和10c、转移室13和衬底加热室15的气氛，使得几乎不含氢气和水分(即，作为惰性气氛、减压气氛或干燥空气气氛)。例如，优选的气氛为干燥氮气气氛，其中水分的露点为-40℃或更低、优选-50℃或更低。使用图10中图示的制造设备的制造步骤的程序的实例如下。将工艺衬底从衬底供给室11经装载锁室12a和转移室13转移到衬底加热室15；附着于工艺衬底的水分通过在衬底加热室15中真空烘焙除去；将工艺衬底经转移室13转移到溅射装置10c中；且在溅射装置10c中沉积氧化物绝缘层101。随后，在不暴露于空气的情况下将工艺衬底经转移室13转移到溅射装置10a中，且在溅射装置10a中沉积厚度为5nm的第一氧化物半导体薄膜。随后，在不暴露于空气的情况下将工艺衬底经转移室13转移到衬底加热室15中且进行第一热处理。随后，将工艺温度经转移室13转移到溅射装置10b中，且在溅射装置10b中沉积厚度大于10nm的第二氧化物半导体薄膜。随后，将工艺衬底经转移室13转移到衬底加热室15中且进行第二热处理。如上所述，使用图10中图示的制造设备，可在不暴露于空气的情况下进行制造工艺。此外，图10中的制造设备中的溅射装置可在不暴露于空气的情况下通过改变溅射靶来实现工艺。例如，可进行以下工艺。将在其上已预先形成氧化物绝缘层101的衬底置于卡匣口14中，且在不暴露于空气的情况下进行从第一氧化物半导体薄膜的形成步骤到第二热处理步骤的各步骤，使得形成第一结晶氧化物半导体层和第二结晶氧化物半导体层的堆叠。此后，在溅射装置10c中，形成为源极层和漏极层的导电薄膜可在不暴露于空气的情况下使用金属靶沉积在第二结晶氧化物半导体层上。接着，将第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b的堆叠加工成岛状氧化物半导体层堆叠。在附图中，在第一结晶氧化物半导体层108a与第二结晶氧化物半导体层108b之间的界面由用于描述氧化物半导体层堆叠的虚线指示。然而，不存在明确的界面。为了方便说明而图示该界面。氧化物半导体层堆叠可通过在在氧化物半导体层堆叠上形成具有所需形状的掩模之后蚀刻来加工。所述掩模可通过诸如光刻的方法形成。或者，所述掩模可通过诸如喷墨方法的方法形成。对于氧化物半导体层堆叠的蚀刻，可使用湿式蚀刻或干式蚀刻。不用说可以组合使用这两者。接着，在氧化物半导体层堆叠上形成用于形成源极层和漏极层(包括在与源极层和漏极层的相同的层中形成的导线)的导电薄膜并将其加工以形成源极层104a和漏极层104b(参见图1C)。源极层104a和漏极层104b可使用诸如钼、钛、钽、钨、铝、铜、钕和钪的任何金属材料或含有任何上述金属材料的合金材料通过溅射方法等形成，以具有单层结构或堆叠层结构。接着，将栅绝缘层102形成为与氧化物半导体层堆叠的一部分接触并覆盖源极层104a和漏极层104b(参见图1D)。栅绝缘层102为氧化物绝缘层，其使用氧化硅、氧氮化硅、硅氮化物氧化物、氧化铝、氧化镓、氧氮化铝、铝氮化物氧化物和二氧化铪的任一种或其组合通过等离子体CVD方法、溅射方法等形成，以具有单层结构或堆叠层结构。栅绝缘层102的厚度大于或等于10nm且小于或等于200nm。在该实施方案中，作为栅绝缘层102，氧化硅薄膜通过溅射方法形成以具有100nm的厚度。在形成栅绝缘层102之后，进行第三热处理。通过第三热处理，将氧从栅绝缘层102供应到氧化物半导体层堆叠。热处理的温度越高，由于在光辐照下进行的-BT试验引起的阈电压的改变量受到的抑制程度越大。然而，当第三热处理的加热温度高于320℃时，导通特性(on-statecharacteristics)降级。因此，在以下条件下进行第三热处理：气氛为惰性气氛、氧气氛或氧气与氮气的混合气氛，且加热温度高于或等于200℃且低于或等于400℃，优选高于或等于250℃且低于或等于320℃。另外，第三热处理的加热时间大于或等于1分钟且小于或等于24小时。接着，在栅绝缘层102上形成导电薄膜且对其进行光刻步骤，从而形成栅极层112。栅极层112与氧化物半导体层堆叠的一部分重叠，栅绝缘层102插入其间。栅极层112可使用诸如钼、钛、钽、钨、铝、铜、钕和钪的任何金属材料或含有这些材料中的任一种作为主要组分的合金材料通过溅射方法等形成，以具有单层结构或堆叠层结构。接着，形成绝缘薄膜110a和绝缘薄膜110b以覆盖栅极层112和栅绝缘层102(参见图1E)。绝缘薄膜110a和绝缘薄膜110b可使用氧化硅、氮化硅、氧化镓、氧氮化硅、硅氮化物氧化物、氧化铝、氮化铝、氧氮化铝、铝氮化物氧化物和二氧化铪中的任一种或这些材料的混合材料形成，以具有单层结构或堆叠层结构。在该实施方案中，作为绝缘薄膜110a，通过溅射方法形成厚度为300nm的氧化硅薄膜且在250℃下在氮气氛中进行1小时热处理。随后，为了防止水分或碱金属进入，作为绝缘薄膜110b，通过溅射方法形成氮化硅薄膜。因为诸如Li或Na的碱金属是杂质，优选降低进入晶体管的这类碱金属的量。氧化物半导体层中碱金属的浓度低于或等于2×1016cm-3、优选低于或等于1×1015cm-3。虽然在该实施方案中例示了绝缘薄膜110a和绝缘薄膜110b的双层结构，但是可以使用单层结构。通过上述方法，形成了具有顶栅结构的晶体管120。在图1E中图示的晶体管120中，第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b为至少部分结晶的且具有c-轴取向。因此，可以实现高度可靠的晶体管120。此外，在图1E的结构中，晶体管120的氧化物半导体层堆叠在沿与栅绝缘层的界面的方向上恰当地有序。在载流子沿界面流动的情况下，氧化物半导体层堆叠处于接近漂浮状态的状态；因此，即使晶体管被光辐照或对晶体管施加BT应力，晶体管特性的劣化也被抑制或被降低。(实施方案2)在该实施方案中，将参考图2A-2D来描述部分不同于实施方案1中所述的方法的实例。应注意到，在图2A-2D中，对于与图1A-1E中的部件相同的部件使用相同的参考数字，且在此省略具有相同参考数字的部件的描述。图2D为顶栅晶体管130的截面图。晶体管130包括在具有绝缘表面的衬底100上的氧化物绝缘层101、源极层104a、漏极层104b、包括通道形成区的氧化物半导体层堆叠、栅绝缘层102、栅极层112和氧化物绝缘薄膜110a。提供氧化物半导体层堆叠以覆盖源极层104a和漏极层104b。在氧化物半导体层堆叠的一部分上提供栅极层112，栅绝缘层102插入其间。另外，提供保护性绝缘薄膜110b以覆盖氧化物绝缘薄膜110a。下文参考图2A-2D描述在衬底上制造晶体管130的方法。首先，在衬底100上形成氧化物绝缘层101。接着，在氧化物绝缘层101上形成用于形成源极层和漏极层(包括在与源极层和漏极层的相同的层中形成的导线)的导电薄膜形成并将其加工以形成源极层104a和漏极层104b。接着，在源极层104a和漏极层104b上形成厚度大于或等于1nm且小于或等于10nm的第一氧化物半导体薄膜。接着，通过设定气氛进行第一热处理，其中将衬底置于氮气氛或干燥空气中。第一热处理的温度高于或等于400℃且低于或等于750℃。通过第一热处理，形成第一结晶氧化物半导体层108a(参见图2A)。随后，在第一结晶氧化物半导体层108a上形成厚度大于10nm的第二氧化物半导体薄膜。随后，通过设定气氛进行第二热处理，其中将衬底置于氮气氛或干燥空气中。第二热处理的温度高于或等于400℃且低于或等于750℃。通过第二热处理，形成第二结晶氧化物半导体层108b(参见图2B)。随后，如果需要，可加工包括第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b的氧化物半导体层堆叠以形成氧化物半导体层的岛状堆叠。接着，在氧化物半导体层堆叠上形成栅绝缘层102(参见图2C)。接着，在栅绝缘层102上形成导电薄膜且对其进行光刻步骤，从而形成栅极层112。栅极层112与氧化物半导体层堆叠的一部分重叠，栅绝缘层102插入其间。随后，形成绝缘薄膜110a和绝缘薄膜110b以覆盖栅极层112和栅绝缘层102(参见图2D)。通过上述方法，形成顶栅晶体管130。在图2D中图示的晶体管130中，第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b为至少部分结晶的且具有c-轴取向。因此，可以实现高度可靠的晶体管130。与图1E中的晶体管结构中相比，在图2D中的晶体管的结构中，载流子更可能在氧化物半导体层的厚度方向上流动。这种载流子可能捕获在氧化物半导体层堆叠中的缺陷中。该实施方案可与实施方案1随意地组合。(实施方案3)在该实施方案中，将参考图3A-3F来描述部分不同于实施方案1中所述的方法的实例。应注意到，在图3A-3F中，对于与图1A-1E中的部件相同的部件使用相同的参考数字，且在此省略具有相同参考数字的部件的描述。图3F为底栅晶体管140的截面图。晶体管140包括在具有绝缘表面的衬底100上的氧化物绝缘层101、栅极层112、栅绝缘层102、源极层104a、漏极层104b、包括通道形成区的氧化物半导体层堆叠和氧化物绝缘薄膜110a。提供氧化物半导体层堆叠以覆盖源极层104a和漏极层104b。作为通道形成区起作用的区域是与栅极层112重叠的氧化物半导体层堆叠的一部分，栅绝缘层102插入其间。另外，提供保护性绝缘薄膜110b以覆盖氧化物绝缘薄膜110a。下文参考图3A-3F描述在衬底上制造晶体管140的方法。首先，在衬底100上形成氧化物绝缘层101。接着，在氧化物绝缘层101上形成导电薄膜且对其进行光刻步骤，从而形成栅极层112。接着，在栅极层112上形成栅绝缘层102(参见图3A)。接着，在栅绝缘层102上形成用于形成源极层和漏极层(包括在与源极层和漏极层的相同的层中形成的导线)的导电薄膜并将其加工以形成源极层104a和漏极层104b(参见图3B)。接着，在源极层104a和漏极层104b上形成厚度大于或等于1nm且小于或等于10nm的第一氧化物半导体薄膜。接着，通过设定气氛进行第一热处理，其中将衬底置于氮气氛或干燥空气中。第一热处理的温度高于或等于400℃且低于或等于750℃。另外，第一热处理的加热时间大于或等于1分钟且小于或等于24小时。通过第一热处理，形成第一结晶氧化物半导体层108a(参见图3C)。随后，在第一结晶氧化物半导体层108a上形成厚度大于10nm的第二氧化物半导体薄膜。随后，通过设定气氛进行第二热处理，其中将衬底置于氮气氛或干燥空气中。第二热处理的温度高于或等于400℃且低于或等于750℃。另外，第二热处理的加热时间大于或等于1分钟且小于或等于24小时。通过第二热处理，形成第二结晶氧化物半导体层108b(参见图3D)。接着，加工包括第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b的氧化物半导体层堆叠以形成氧化物半导体层的岛状堆叠(参见图3E)。氧化物半导体层堆叠可通过在在氧化物半导体层堆叠上形成具有所需形状的掩模之后蚀刻来加工。所述掩模可通过诸如光刻的方法形成。或者，所述掩模可通过诸如喷墨方法的方法形成。对于氧化物半导体层堆叠的蚀刻，可使用湿式蚀刻或干式蚀刻。不用说可以组合使用这两者。接着，形成绝缘薄膜110a和绝缘薄膜110b以覆盖氧化物半导体层堆叠、源极层104a和漏极层104b(参见图3F)。通过上述方法，形成底栅晶体管140。在图3F中图示的晶体管140中，第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b为至少部分结晶的且具有c-轴取向。因此，可以实现高度可靠的晶体管140。此外，在图3F的结构中，晶体管的氧化物半导体层堆叠在沿界面的方向上恰当地有序。然而，在图2D中的结构中，载流子在氧化物半导体层堆叠的厚度方向上流动，且这类载流子可能捕获在氧化物半导体层堆叠中的缺陷中。另一方面，如在图3F的结构中，在载流子沿界面流动的情况下，氧化物半导体层堆叠处于接近漂浮状态的状态；因此，即使晶体管用光辐照或对晶体管施加BT应力，晶体管特性的劣化也被抑制或被降低。该实施方案可与实施方案1随意地组合。(实施方案4)在该实施方案中，将参考图4A-4E描述部分不同于实施方案3中所述的方法的实例。应注意到，在图4A-4E中，对于与图3A-3F中的部件相同的部件使用相同的参考数字，且在此省略具有相同参考数字的部件的描述。图4E为底栅晶体管150的截面图。底栅晶体管150包括在具有绝缘表面的衬底100上的氧化物绝缘层101、栅极层112、栅绝缘层102、包括通道形成区的氧化物半导体层堆叠、源极层104a、漏极层104b和氧化物绝缘薄膜110a。提供源极层104a和漏极层104b以覆盖氧化物半导体层堆叠。作为通道形成区起作用的区域是与栅极层112重叠的氧化物半导体层堆叠的一部分，栅绝缘层102插入其间。另外，提供保护性绝缘薄膜110b以覆盖氧化物绝缘薄膜110a。下文参考图4A-4E描述在衬底上制造晶体管150的方法。首先，在衬底100上形成氧化物绝缘层101。接着，在氧化物绝缘层101上形成导电薄膜且对其进行光刻步骤，从而形成栅极层112。接着，在栅极层112上形成栅绝缘层102(参见图4A)。接着，在栅绝缘层102上形成厚度大于或等于1nm且小于或等于10nm的第一氧化物半导体薄膜。接着，通过设定气氛进行第一热处理，其中将衬底置于氮气氛或干燥空气中。第一热处理的温度高于或等于400℃且低于或等于750℃。另外，第一热处理的加热时间大于或等于1分钟且小于或等于24小时。通过第一热处理，形成第一结晶氧化物半导体层108a(参见图4B)。随后，在第一结晶氧化物半导体层108a上形成厚度大于10nm的第二氧化物半导体薄膜。随后，通过设定气氛进行第二热处理，其中将衬底置于氮气氛或干燥空气中。第二热处理的温度高于或等于400℃且低于或等于750℃。另外，第二热处理的加热时间大于或等于1分钟且小于或等于24小时。通过第二热处理，形成第二结晶氧化物半导体层108b(参见图4C)。接着，加工包括第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b的氧化物半导体层堆叠以形成氧化物半导体层的岛状堆叠(参见图4D)。氧化物半导体层堆叠可通过在在氧化物半导体层堆叠上形成具有所需形状的掩模之后蚀刻来加工。所述掩模可通过诸如光刻的方法形成。或者，所述掩模可通过诸如喷墨方法的方法形成。对于氧化物半导体层堆叠的蚀刻，可使用湿式蚀刻或干式蚀刻。不用说可以组合使用这两者。接着，在氧化物半导体层堆叠上形成用于形成源极层和漏极层(包括在与源极层和漏极层的相同的层中形成的导线)的导电薄膜并将其加工以形成源极层104a和漏极层104b。接着，形成绝缘薄膜110a和绝缘薄膜110b以覆盖氧化物半导体层堆叠、源极层104a和漏极层104b(参见图4E)。使用氧化物绝缘材料形成绝缘薄膜110a，且在形成薄膜之后，优选进行第三热处理。通过第三热处理，将氧从绝缘薄膜110a供应到氧化物半导体层堆叠。第三热处理在惰性气氛、氧气氛或氧气与氮气的混合气氛下、在高于或等于200℃且低于或等于400℃、优选高于或等于250℃且低于或等于320℃的温度下进行。另外，第三热处理的加热时间大于或等于1分钟且小于或等于24小时。通过上述方法，形成底栅晶体管150。在图4E中图示的晶体管150中，第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b为至少部分结晶的且具有c-轴取向。因此，可以实现高度可靠的晶体管150。该实施方案可与实施方案1随意地组合。(实施方案5)在该实施方案中，将参考图5A-5D描述部分不同于实施方案1中所述的结构的实例。应注意到，在图5A-5D中，对于与图1A-1E中的部件相同的部件使用相同的参考数字，且在此省略具有相同参考数字的部件的描述。图5C图示顶栅晶体管160的截面结构且为沿图5D中的虚线C1-C2的截面图，图5D为俯视图。晶体管160包括在具有绝缘表面的衬底100上的氧化物绝缘层101、包括通道形成区的氧化物半导体层堆叠、n+层113a和113b、源极层104a、漏极层104b、栅绝缘层102、栅极层112、绝缘薄膜114和氧化物绝缘薄膜110a。提供源极层104a和漏极层104b以覆盖氧化物半导体层堆叠的末端部分和n+层113a和113b的末端部分。使覆盖源极层104a和漏极层104b的栅绝缘层102与氧化物半导体层堆叠的一部分接触。在氧化物半导体层堆叠的一部分上提供栅极层112，栅绝缘层102插入其间。在栅绝缘层102上提供与源极层104a或漏极层104b重叠的绝缘薄膜114以降低在栅极层112与源极层104a之间产生的寄生电容和在栅极层112与漏极层104b之间产生的寄生电容。此外，将栅极层112和绝缘薄膜114用氧化物绝缘薄膜110a覆盖，且提供保护性绝缘薄膜110b以覆盖氧化物绝缘薄膜110a。下文参考图5A-5C描述在衬底上制造晶体管160的方法。首先，在衬底100上形成氧化物绝缘层101。氧化物绝缘层101使用氧化硅薄膜、氧化镓薄膜、氧化铝薄膜、氧氮化硅薄膜、氧氮化铝薄膜或硅氮化物氧化物薄膜形成。接着，在氧化物绝缘层101上形成厚度大于或等于1nm且小于或等于10nm的第一氧化物半导体薄膜。在该实施方案中，在氧气氛、氩气氛或氩气与氧气的混合气氛中在如下条件下形成厚度为5nm的第一氧化物半导体薄膜：使用用于氧化物半导体的靶(用于In-Ga-Zn-O-基氧化物半导体的靶，其以1∶1∶2[摩尔比]含有In2O3、Ga2O3和ZnO)，衬底与靶之间的距离为170mm，衬底温度为400℃，压力为0.4Pa且直流(DC)电源为0.5kW。接着，通过设定气氛进行第一热处理，其中将衬底置于氮气氛或干燥空气中。第一热处理的温度高于或等于400℃且低于或等于750℃。另外，第一热处理的加热时间大于或等于1分钟且小于或等于24小时。通过第一热处理，形成第一结晶氧化物半导体层108a(参见图5A)。随后，在第一结晶氧化物半导体层108a上形成厚度大于10nm的第二氧化物半导体薄膜。在该实施方案中，在氧气氛、氩气氛或氩气与氧气的混合气氛中在如下条件下形成厚度为25nm的第二氧化物半导体薄膜：使用用于氧化物半导体的靶(用于In-Ga-Zn-O-基氧化物半导体的靶，其以1∶1∶2[摩尔比]含有In2O3、Ga2O3和ZnO)，衬底与靶之间的距离为170mm，衬底温度为400℃，压力为0.4Pa且直流(DC)电源为0.5kW。随后，通过设定气氛进行第二热处理，其中将衬底置于氮气氛或干燥空气中。第二热处理的温度高于或等于400℃且低于或等于750℃。另外，第二热处理的加热时间大于或等于1分钟且小于或等于24小时。通过第二热处理，形成第二结晶氧化物半导体层108b(参见图5B)。当在高于750℃的温度下进行第一热处理和第二热处理时，由于玻璃衬底收缩，在氧化物半导体层中易于生成裂纹(裂纹在厚度方向上延伸)。因此，将在形成第一氧化物半导体薄膜之后进行的热处理的温度(例如第一热处理和第二热处理的温度、通过溅射等进行的沉积中的衬底温度)设定到低于或等于750℃，优选低于或等于450℃，由此可在大型衬底上制造高度可靠的晶体管。接着，使用In-Zn-O-基材料、In-Sn-O-基材料、In-O-基材料或Sn-O基材料形成厚度大于或等于1nm且小于或等于10nm的作为n+层起作用的薄膜。另外，在用于n+层的上述材料中可含有SiO2。在该实施方案中，形成厚度为5nm的In-Sn-O薄膜。接着，加工包括第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b的氧化物半导体层堆叠和作为n+层起作用的薄膜。接着，在作为n+层起作用的薄膜上形成用于形成源极层和漏极层(包括在与源极层和漏极层的相同的层中形成的导线)的导电薄膜并将其加工以形成源极层104a和漏极层104b。在加工导电薄膜时或在加工导电薄膜之后进行蚀刻。选择性蚀刻作为n+层起作用的薄膜，由此部分暴露第二结晶氧化物半导体层108b。应注意到，选择性蚀刻作为n+层起作用的薄膜能够形成与源极层104a重叠的n+层113a和与漏极层104b重叠的n+层113b。n+层113a和113b的末端部分优选具有锥形形状。源极层104a和漏极层104b可使用诸如钼、钛、钽、钨、铝、铜、钕和钪的任何金属材料或含有这些材料中的任一种作为主要组分的合金材料通过溅射方法等形成，以具有单层结构或堆叠层结构。当在氧化物半导体层堆叠与源极层104a或漏极层104b之间形成n+层113a或113b时，接触电阻可低于在氧化物半导体层堆叠与源极层104a或漏极层104b接触的情况下的接触电阻。另外，当形成n+层113a和113b时，可降低寄生电容，且可抑制在BT测试中施加负栅应力的前后之间的导通电流的变化量(离子烧伤)。接着，形成栅绝缘层102以与氧化物半导体层堆叠的暴露部分接触并覆盖源极层104a和漏极层104b。优选使用氧化物绝缘材料形成栅绝缘层102，且在形成薄膜之后，优选进行第三热处理。通过第三热处理，将氧从栅绝缘层102供应到氧化物半导体层堆叠。第三热处理在惰性气氛、氧气氛或氧气与氮气的混合气氛下、在高于或等于200℃且低于或等于400℃、优选高于或等于250℃且低于或等于320℃的温度下进行。另外，第三热处理的加热时间大于或等于1分钟且小于或等于24小时。随后，在栅绝缘层102上形成绝缘薄膜，且选择性除去与如下区域重叠的所述绝缘薄膜的一部分，从而暴露栅绝缘层102的一部分，所述区域中栅绝缘层102与第二结晶氧化物半导体层108b接触。绝缘薄膜114用以降低在源极层104a与后面形成的栅极层之间产生的寄生电容或在漏极层104b与之后形成的栅极层之间产生的寄生电容。应注意到，可使用氧化硅、氮化硅、氧化铝或氧化镓、其混合材料等形成绝缘薄膜114。接着，在栅绝缘层102上形成导电薄膜且对其进行光刻步骤，从而形成栅极层112。栅极层112可使用诸如钼、钛、钽、钨、铝、铜、钕和钪的任何金属材料或含有这些材料中的任一种作为主要组分的合金材料通过溅射方法等形成，以具有单层结构或堆叠层结构。接着，形成绝缘薄膜110a和绝缘薄膜110b以覆盖栅极层112和绝缘薄膜114(参见图5C)。绝缘薄膜110a和绝缘薄膜110b可使用诸如氧化硅、氮化硅、氧化镓、氧氮化硅、硅氮化物氧化物、氧化铝、氮化铝、氧氮化铝、铝氮化物氧化物和二氧化铪的材料中的任一种或这些材料的混合材料形成，以具有单层结构或堆叠层结构。通过上述方法，形成顶栅晶体管160。在图5C中图示的晶体管160中，第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b为至少部分结晶的且具有c-轴取向。因此，可以实现高度可靠的晶体管160。此外，在图5C的结构中，晶体管160的氧化物半导体层堆叠在沿与栅绝缘层的界面的方向上恰当地有序。在载流子沿界面流动的情况下，氧化物半导体层堆叠处于接近漂浮状态的状态；因此，即使晶体管用光辐照或对晶体管施加BT应力，晶体管特性的劣化也被抑制或被降低。此外，图6图示晶体管165的实例，其中通过加工作为n+层起作用的薄膜，n+层113a的末端部分从源极层104a突出且n+层113b的末端部分从漏极层104b突出。在晶体管165中，n+层113a与n+层113b之间的距离小于图5C中的距离，由此通道长度缩短，且因此实现高速操作。该实施方案可与实施方案1随意地组合。(实施方案6)在该实施方案中，将参考图7来描述部分不同于实施方案2中所述的结构的实例。应注意到，在图7中，对于与图2A-2D中的部件相同的部件使用相同的参考数字，且在此省略具有相同参考数字的部件的描述。图7为顶栅晶体管161的截面图。晶体管161包括在具有绝缘表面的衬底100上的氧化物绝缘层101、n+层113a和113b、源极层104a、漏极层104b、包括通道形成区的氧化物半导体层堆叠、栅绝缘层102、栅极层112和氧化物绝缘薄膜110a。提供氧化物半导体层(第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b)的堆叠以覆盖源极层104a和漏极层104b。在氧化物半导体层堆叠的一部分上提供栅极层112，栅绝缘层102插入其间。另外，提供保护性绝缘薄膜110b以覆盖氧化物绝缘薄膜110a。除了提供n+层113a和113b的步骤之外，晶体管161的制造方法与图2D中图示的晶体管的制造方法相同。以下描述与图2A-2D中的步骤不同的步骤。在氧化物绝缘层101在衬底100上形成之后，使用In-Zn-O-基材料、In-Sn-O-基材料、In-O-基材料或Sn-O-基材料形成厚度大于或等于1nm且小于或等于10nm的作为n+层起作用的薄膜。另外，在用于n+层的上述材料中可含有SiO2。在该实施方案中，形成厚度为5nm的In-Sn-O薄膜。接着，形成并加工用于形成源极层和漏极层的导电薄膜，从而形成源极层104a和漏极层104b。因此，加工作为n+层起作用的薄膜，从而形成从源极层104a突出的n+层113a且形成从漏极层104b突出的n+层113b。因此，图7中图示的晶体管的通道长度由n+层113a与n+层113b之间的距离决定。另一方面，图2D中图示的晶体管的通道长度由源极层104a与漏极层104b之间的距离决定。接着，在源极层104a和漏极层104b上形成厚度大于或等于1nm且小于或等于10nm的第一氧化物半导体薄膜。因为后续步骤与实施方案2中的步骤相同，因此在此省略详细描述。在包括n+层113a和113b的晶体管161中，可抑制在BT测试中施加负栅应力的前后之间的导通电流的改变量(离子烧伤)。该实施方案可与实施方案2或5随意地组合。(实施方案7)在该实施方案中，将参考图8A和8B描述部分不同于实施方案3中所述的结构的实例。应注意到，在图8A和8B中，对于与图3A-3F中的部件相同的部件使用相同的参考数字，且在此省略具有相同参考数字的部件的描述。图8A为底栅晶体管162的截面图。晶体管162包括在具有绝缘表面的衬底100上的氧化物绝缘层101、栅极层112、栅绝缘层102、n+层113a和113b、源极层104a、漏极层104b、包括通道形成区的氧化物半导体层堆叠和氧化物绝缘薄膜110a。提供氧化物半导体层堆叠(第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b的堆叠层)以覆盖源极层104a和漏极层104b。作为通道形成区起作用的区域是与栅极层112重叠的氧化物半导体层堆叠的一部分，栅绝缘层102插入其间。另外，提供保护性绝缘薄膜110b以覆盖氧化物绝缘薄膜110a。除了提供n+层113a和113b的步骤之外，晶体管162的制造方法与图3F中图示的晶体管的制造方法相同。以下描述与图3A-3F中的步骤不同的步骤。下列步骤与图3F中的晶体管的制造步骤相同：在衬底100上形成氧化物绝缘层101；形成导电薄膜且进行光刻步骤，从而形成栅极层112；和在栅极层112上形成栅绝缘层102。在形成栅绝缘层102之后，使用In-Zn-O-基材料、In-Sn-O-基材料、In-O-基材料或Sn-O-基材料形成厚度大于或等于1nm且小于或等于10nm的作为n+层起作用的薄膜。另外，在用于n+层的上述材料中可含有SiO2。在该实施方案中，形成厚度为5nm的In-Zn-O薄膜。接着，形成并加工用于形成源极层和漏极层的导电薄膜，从而形成源极层104a和漏极层104b。因此，加工作为n+层起作用的薄膜，从而形成从源极层104a突出的n+层113a且形成从漏极层104b突出的n+层113b。因此，图8A中图示的晶体管的通道长度由n+层113a与n+层113b之间的距离决定。另一方面，图3F中图示的晶体管的通道长度由源极层104a与漏极层104b之间的距离决定。接着，在源极层104a和漏极层104b上形成厚度大于或等于1nm且小于或等于10nm的第一氧化物半导体薄膜。因为后续步骤与实施方案3中的步骤相同，因此在此省略详细描述。在包括n+层113a和113b的晶体管162中，可抑制在BT测试中施加负栅应力的前后之间的导通电流的改变量(离子烧伤)。图8B图示晶体管163的实例，其中，通过加工作为n+层起作用的薄膜，从源极层104a突出的n+层113a的通道长度方向上的长度与从漏极层104b突出的n+层113b的通道长度方向上的长度不同。在晶体管163中，在n+层113b的通道长度方向上的长度大于在n+层113a的通道长度方向上的长度。因此，降低了通道长度，由此实现高速操作。另外，增加了源极层104a与漏极层104b之间的距离，由此防止短路。该实施方案可与实施方案3或5随意地组合。(实施方案8)在该实施方案中，将参考图9A和9B描述部分不同于实施方案4中所述的结构的实例。应注意到，在图9A和9B中，对于与图4A-4E中的部件相同的部件使用相同的参考数字，且在此省略具有相同参考数字的部件的描述。图9B为底栅晶体管164的俯视图。图9A为图示沿图9B中的虚线D1-D2的底栅晶体管164的截面结构的截面图，图9B为俯视图。晶体管164包括在具有绝缘表面的衬底100上的氧化物绝缘层101、栅极层112、栅绝缘层102、包括通道形成区的氧化物半导体层堆叠、n+层113a和113b、源极层104a、漏极层104b和氧化物绝缘薄膜110a。在氧化物半导体层堆叠(第一结晶氧化物半导体层108a和第二结晶氧化物半导体层108b的堆叠层)上提供源极层104a和漏极层104b。与栅极层112重叠的氧化物半导体层堆叠中的区域的一部分(栅绝缘层102插入其间)作为通道形成区起作用。另外，提供保护性绝缘薄膜110b以覆盖氧化物绝缘薄膜110a。除了提供n+层113a和113b的步骤之外，晶体管164的制造方法与图4E中图示的晶体管的制造方法相同。以下描述与图4A-4E中的步骤不同的步骤。图4D中图示的结构通过在实施方案中4中描述的制造步骤形成。接着，使用In-Zn-O-基材料、In-Sn-O-基材料、In-O-基材料或Sn-O-基材料形成厚度大于或等于1nm且小于或等于10nm的作为n+层起作用的薄膜。另外，在用于n+层的上述材料中可含有SiO2。在该实施方案中，形成厚度为5nm的In-Sn-O薄膜。接着，形成并加工用于形成源极层和漏极层的导电薄膜以形成源极层104a和漏极层104b。接着，使用源极层104a和漏极层104b作为掩模，加工作为n+层起作用的薄膜，从而形成具有从源极层104a突出的锥形部分的n+层113a且形成具有从漏极层104b突出的锥形部分的n+层113b。因此，图9A中图示的晶体管164的通道长度由n+层113a与n+层113b之间的距离决定。另一方面，图4E中图示的晶体管的通道长度由源极层104a与漏极层104b之间的距离决定。应注意到，锥形部分的锥角(在n+层113a的侧面与衬底100的平面之间形成的角)小于或等于30°。后续步骤与在实施方案4中的步骤相同。形成覆盖氧化物半导体层堆叠、源极层104a和漏极层104b的绝缘薄膜110a和110b。通过上述方法，形成底栅晶体管164。当在氧化物半导体层堆叠与源极层104a或漏极层104b之间形成n+层113a或113b时，接触电阻可低于在氧化物半导体层堆叠与源极层104a或漏极层104b接触的情况下的接触电阻。另外，当形成n+层113a和113b时，可降低寄生电容，且可抑制在BT测试中施加负栅应力的前后之间的导通电流的改变量(离子烧伤)。该实施方案可与实施方案4或5随意地组合。(实施方案9)在该实施方案中，将描述具有新结构的半导体装置的实例。在该半导体装置中，使用实施方案1-8中任一者中描述的包括氧化物半导体层堆叠的晶体管，即使在不施加电力的状态下，也可保留存储数据，且对写入操作的次数没有限制。因为实施方案1-8中任一者中描述的晶体管的截止电流(off-statecurrent)较低，所以存储数据因该晶体管而可以极长时间地保留。换句话说，因为不需要更新操作或更新操作的频率可极低，所以可充分降低功率消耗。此外，即使在不供应电力时，也可长时间地保留存储数据。图11A-11C图示半导体装置的结构的实例。图11A为半导体装置的截面图且图11B为半导体装置的平面图。在此，图11A对应于沿图11B中的线E1-E2和线F1-F2的横截面。图11A和11B中图示的半导体装置包括在下部包含不同于氧化物半导体的材料的晶体管260和在上部包含氧化物半导体的晶体管120。晶体管120与实施方案1中的晶体管相同；因此，为了描述图11A-11C，对于与图1E中的部件相同的部件使用相同参考数字。晶体管260包括：在含有半导体材料(例如硅等)的衬底200中的通道形成区216；杂质区214和高浓度杂质区220(其简单通称为杂质区且提供它们，从而使通道形成区216夹在其间)；在通道形成区216上的栅绝缘层208；在栅绝缘层208上的栅极层210；电连接到杂质区的源极或漏极层230a；和电连接到杂质区的源极或漏极层230b。在此，在栅极层210的侧表面上形成侧壁绝缘层218。在衬底200的区域中提供高浓度杂质区220，当从垂直于衬底200的主表面的方向上观察时，所述区域不与侧壁绝缘层218重叠。提供与高浓度杂质区220接触的金属化合物区224。在衬底200上提供元素隔离绝缘层206以围绕晶体管260。提供夹层绝缘层226和夹层绝缘层128以覆盖晶体管260。源极或漏极层230a和源极或漏极层230b通过在夹层绝缘层226和128中形成的开口电连接到金属化合物区224。换句话说，源极或漏极层230a和源极或漏极层230b通过金属化合物区224电连接到高浓度杂质区220和杂质区214。应注意到，在一些情况下，未形成侧壁绝缘层218，以便整合晶体管260等。图11A-11C中图示的晶体管120包括第一结晶氧化物半导体层108a、第二结晶氧化物半导体层108b、源极层104a、漏极层104b、栅绝缘层102和栅极层112。晶体管120可由实施方案1中所述的方法形成。在图11A-11C中，通过改进在其上形成第一结晶氧化物半导体层108a的夹层绝缘层128的平面度，第一结晶氧化物半导体层108a可具有均匀厚度；因此可改进晶体管120的特性。应注意到，通道长度较小，例如0.8μm或3μm。此外，夹层绝缘层128对应于氧化物绝缘层101且使用相同材料形成。图11A-11C中图示的电容器265包括源极层104a、栅绝缘层102和电极248。在晶体管120和电容器265上提供氧化物绝缘薄膜110a。在氧化物绝缘薄膜110a上提供保护性绝缘薄膜110b。提供在源极层104a和漏极层104b的同一步骤中形成的导线242a和242b。导线242a电连接到源极或漏极层230a，且导线242b电连接到源极或漏极层230b。图11C显示电路结构。应注意到，在线路图中、在一些情况下，在晶体管旁边书写“OS”以指示晶体管包括氧化物半导体。在图11C中，第一导线(第一线)电连接到晶体管260的源极层，且第二导线(第二线)电连接到晶体管260的漏极层。第三导线(第三线)与晶体管120的源极层和漏极层之一彼此电连接，且第四导线(第四线)与晶体管120的栅极层彼此电连接。晶体管260的栅极层、晶体管120的源极层和漏极层中的另一者和电容器265的一个电极彼此电连接。此外，第五导线(第五线)与电容器265的另一电极彼此电连接。图11C中的半导体装置利用其中可保持晶体管260的栅极层的电位的特性可如下所述地写入、保存并读取数据。首先，描述数据的写入和保存。将第四导线的电位设定为开启晶体管120的电位，由此开启晶体管120。因此，对晶体管260的栅极层和电容器265施加第三导线的电位。换句话说，将预定电荷供应到晶体管260的栅极层(即写入数据)。在此，给出供应电位水平的电荷或供应不同电位水平的电荷(下文称为低水平电荷和高水平电荷)。此后，将第四导线的电位设定为关闭晶体管120的电位，从而关闭晶体管120。因此，保持(存储)给予晶体管260的栅极层的电荷。晶体管120的截止电流极低。具体地说，截止电流的值(在此，每微米通道宽度的电流)小于或等于100zA/μm(1zA(zeptoampere)为1×10-21A)，优选小于或等于10zA/μm。因此，可长时间地保留晶体管260中的栅极层的电荷。作为衬底200，可使用称为SOI(绝缘体上硅silicononinsulator)的半导体衬底。或者，作为衬底200，可使用SOI层形成在诸如玻璃衬底的绝缘衬底上的衬底。作为SOI层形成在玻璃衬底上的SOI衬底的形成方法的实例，存在通过氢离子注入分离方法(hydrogenionimplantationseparation)在玻璃衬底上形成薄单晶层的方法。具体地说，通过使用离子掺杂设备用H3+离子辐照，在硅衬底中离开表面的预定深度形成分离层，将在表面上具有绝缘层的玻璃衬底通过挤压结合到硅衬底的表面上，且在低于在分离层中或在分离层的界面处发生分离的温度的温度下进行热处理。或者，加热温度可为使分离层脆化的温度。因此，半导体衬底的一部分通过在分离层中或在分离层的界面处产生分离边界而与硅衬底分离，从而在玻璃衬底上形成SOI层。该实施方案可与实施方案1-8中的任一个随意地组合。(实施方案10)在该实施方案中，下文将描述在一个衬底上形成驱动电路的至少一部分和待布置在像素部分中的晶体管的实例。根据实施方案1-8中任一个形成待布置在像素部分中的晶体管。此外，在实施方案1-8中的任一个中描述的晶体管为n-通道TFT，且因此在与像素部分的晶体管相同的衬底上形成驱动电路的一部分，其可使用在驱动电路中的n-通道TFT形成。图12A图示有源矩阵显示装置的方块图的实例。在显示装置的衬底5300上形成像素部分5301、第一扫描线驱动电路5302、第二扫描线驱动电路5303和信号线驱动电路5304。在像素部分5301中，布置从信号线驱动电路5304伸出的多个信号线且布置从第一扫描线驱动电路5302和第二扫描线驱动电路5303伸出的多个扫描线。应注意到，在矩阵中在扫描线和信号线彼此交叉的相应区域中提供包括显示元件的像素。此外，显示装置中的衬底5300经诸如软性印制电路(FPC)的接点连接到定时控制电路(也称作控制器或控制器IC)。在图12A中，在与像素部分5301相同的衬底5300上形成第一扫描线驱动电路5302、第二扫描线驱动电路5303和信号线驱动电路5304。因此，减少在外部提供的驱动电路等的组件的数目，从而可实现成本降低。此外，如果在衬底5300外部提供驱动电路，导线将需要延长且接线数目将被增加。然而，如果在衬底5300上提供驱动电路，则可减少接线数目。因此，可实现可靠性和产量改进。图12B图示像素部分的电路结构的实例。在此，显示VA液晶显示面板的像素结构。在该像素结构中，在一个像素中提供多个像素电极层，且晶体管连接到各电极层。构造所述多个晶体管以通过不同栅信号驱动。换句话说，独立地控制施加到多域像素(multi-domainpixel)中的单个像素电极层的信号。将晶体管628的栅导线602和晶体管629的栅导线603分离，从而可向它们给出不同的栅信号。相比之下，对于晶体管628和629共同使用作为数据线起作用的源极或漏极层616。作为晶体管628和629中的每一个，视情况可使用实施方案1-8中描述的晶体管中的任一种。第一像素电极层和第二像素电极层具有不同形状且由缝隙分离。提供第二像素电极层以围绕以V形延伸的第一像素电极层的外侧。通过晶体管628和629在第一像素电极层与第二像素电极层之间改变电压施加的定时以控制液晶的取向。晶体管628连接到栅导线602，且晶体管629连接到栅导线603。在将不同栅信号供应到栅导线602和栅导线603时，可改变薄膜晶体管628和薄膜晶体管629的操作定时。此外，使用电容器导线690、作为电介质的栅绝缘层和电连接到第一像素电极层或第二像素电极层的电容器电极形成存储电容器。第一像素电极层、液晶层和平衡电极层彼此重叠以形成第一液晶元件651。第二像素电极层、液晶层和平衡电极层彼此重叠以形成第二液晶元件652。像素结构为多域结构，其中在一个像素中提供第一液晶元件651和第二液晶元件652。应注意到，像素结构不限于图12B中图示的像素结构。例如，可将开关、电阻器、电容器、晶体管、传感器、逻辑电路等加到图12B中图示的像素中。图12C显示像素部分的电路结构的实例。在此，显示使用有机EL元件的显示面板的像素结构。在有机EL元件中，通过对发光元件施加电压，将电子和空穴从一对电极中分别注入含有发光有机化合物的层且电流流动。载流子(电子和空穴)重新结合，且因此激发发光有机化合物。所述发光有机化合物从激发态回到基态，因此发射光。由于这一机制，该发光元件被称为电流激发发光元件。图12C显示可对其施加数字时间灰阶驱动的像素结构的实例，作为半导体装置的实例。描述可对其施加数字时间灰阶驱动的像素的结构和操作。在此，一个像素包括两个n-通道晶体管，各晶体管包括作为通道形成区的氧化物半导体层。像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404和电容器6403。开关晶体管6401的栅极层连接到扫描线6406，开关晶体管6401的第一电极(源极层和漏极层之一)连接到信号线6405，且开关晶体管6401的第二电极(源极层和漏极层中的另一个)连接到驱动晶体管6402的栅极层。驱动晶体管6402的栅极层经电容器6403连接到电源线6407，驱动晶体管6402的第一电极连接到电源线6407，且驱动晶体管6402的第二电极连接到发光元件6404的第一电极(像素电极)。发光元件6404的第二电极对应共同电极6408。共同电极6408电连接到提供在同一衬底上的共同电位线。将发光元件6404的第二电极(共同电极6408)设定到低电源电位。应注意到，参照设于电源线6407的高电源电位，所述低电源电位为低于高电源电位的电位。作为低电源电位，例如可使用GND、0V等。可将在高电源电位与低电源电位之间的电位差施加于发光元件6404且将电流供应到发光元件6404，由此发光元件6404发光。在此，为了使发光元件6404发光，设定各电位，从而高电源电位与低电源电位之间的电位差为发光元件6404的正向阈电压(forwardthresholdvoltage)或更高。应注意到，可将驱动晶体管6402的栅电容用作电容器的电容，从而可省略电容器6403。可在通道形成区与栅极层之间形成驱动晶体管6402的栅电容。在电压-输入电压-驱动方法的情况下，将视频信号输入驱动晶体管6402的栅极层，从而驱动晶体管6402处于被充分地打开和关闭的两种状态之一。也就是说，驱动晶体管6402在线性区中操作，且因此，将高于电源线6407的电压的电压施加到驱动晶体管6402的栅极层。应注意到，将高于或等于电源线的电压与驱动晶体管6402的Vth之和的电压施加到信号线6405上。在进行模拟灰阶驱动而不是数字时间灰阶驱动的情况下，可通过以不同方式输入信号来使用与图12C相同的像素构造。在进行模拟灰阶驱动的情况下，将大于或等于发光元件6404的正向电压与驱动晶体管6402的Vth之和的电压施加到驱动晶体管6402的栅极层上。发光元件6404的正向电压表示在其下获得所要亮度的电压，且至少包括正向阈电压。输入视频信号，驱动晶体管6402通过该视频信号在饱和区中操作，从而可将电流供应到发光元件6404。为了使驱动晶体管6402在饱和区中操作，设定电源线6407的电位高于驱动晶体管6402的栅电位。在使用模拟视频信号时，可以根据视频信号馈送电流到发光元件6404并进行模拟灰阶驱动。应注意到，所述像素构造不限于图12C中图示的像素构造。例如，可将开关、电阻器、电容器、晶体管、传感器、晶体管、逻辑电路等加到图12C中图示的像素中。(实施方案11)可将本说明书中公开的半导体装置应用到多种电子装置(包括游戏机)。电子装置的实例有电视机(也称作电视或电视接收机)、计算机等的监视器、诸如数字照相机或数字视频照相机的照相机、数字相框、手持移动电话(也称作移动电话或移动电话装置)、便携式游戏机、便携式信息端子、音频复制装置、诸如pachinko机的大型游戏机等。将描述各自包括在任何上述实施方案中描述的显示装置的电子装置的实例。图13A图示便携式信息端子，其包括主体3001、外壳3002、显示部分3003a和3003b等。显示部分3003b充当触摸板。通过触摸在显示部分3003b上显示的键盘3004，可操作屏幕且可输入文字。不必说，显示部分3003a可充当触摸板。液晶面板或有机发光面板通过使用实施方案4中描述的半导体装置作为开关元件且应用到显示部分3003a或3003b来制造，由此可提供高度可靠的便携式信息端子。图13A中图示的便携式信息端子具有在显示部分上显示各种信息(例如静止图像、活动图像和文字图像)的功能，在显示部分上显示日历、数据、时间等的功能，操作或编辑在显示部分上显示的信息的功能，通过各种软件(程序)控制处理的功能等。此外，可在外壳的背面或侧面上提供外接端子(耳机端子、USB端子等)、记录媒体插入部分等。图13A中图示的便携式信息端子可无线地发送和接受数据。通过无线通信，可从电子图书服务器购买并下载所要图书数据等。图13B图示便携式音乐播放器，其包括主体3021、显示部分3023、固定部分3022(主体用其戴在耳朵上)、喇叭、操作按钮3024、外部存储器插槽3025等。液晶面板或有机发光面板通过使用实施方案4中描述的半导体装置作为开关元件且应用到显示部分3023来制造，由此可提供高度可靠的便携式音乐播放器(PDA)。此外，当在图13B中图示的便携式音乐播放器充当天线、扩音器或无线通信装置且与移动电话一起使用时，使用者可在开车等的同时无线交谈(所谓的免提)。图13C图示移动电话，其包括两个外壳：外壳2800和外壳2801。外壳2801包括显示面板2802、喇叭2803、扩音器2804、点击装置2806、照相机镜头2807、外接端子2808等。另外，外壳2800包括具有为便携式信息端子充电的功能的太阳能电池2810和外部存储器插槽2811等。此外，天线结合在外壳2801中。实施方案4中描述的半导体装置应用于显示面板2802上，由此可提供高度可靠的移动电话。此外，显示面板2802包括触摸板。显示为图像的多个操作键2805由图13C中的虚线指示。应注意到，还包括使从太阳能电池2810输出的电压增加到对于各线路足够高的增强电路。在显示面板2802中，显示方向可根据使用方式适当改变。此外，显示装置在与显示面板2802的相同表面上提供有照相机镜头2807，且因此其可用作视频电话。喇叭2803和扩音器2804可用于记录并发出声音等的视频电话呼叫以及语音电话。此外，如图13C所图示的发展的外壳2800和2801可通过滑动彼此重叠，因此，可减小移动电话的尺寸，其使得移动电话适于携带。外接端子2808可连接到AC整流器和诸如USB线缆的各种类型的线缆，且充电和与个人计算机数据通信是可能的。此外，大量数据可通过将存储介质插入外部存储器插槽2811中来存储且可被移动。此外，除了上述功能之外，可提供红外通信功能、电视接收功能等。图13D图示电视装置的实例。在电视机9600中，将显示部分9603结合在外壳9601中。显示部分9603可显示图像。在此，外壳9601承载在提供有CPU的台座9605上。当将实施方案4中所述的半导体装置应用到显示部分9603上时，电视机9600可具有高度可靠性。电视机9600可用外壳9601的操作开关或单独的遥控器操作。此外，所述遥控器可提供有用于显示从所述遥控器输出的数据的显示部分。应注意到，电视机9600提供有接收器、调制解调器等。使用所述接收器，可接收普通电视广播。此外，当显示装置经调制解调器在有或没有导线的情况下连接到通信网络时，可进行单路(从发送器到接收器)或双路(在发送器和接收器之间或在接受器之间)信息通信。此外，电视机9600提供有外接端子9604、存储介质录放部分9602和外部存储器插槽。外接端子9604可连接到诸如USB线缆的各种类型的线缆，且与个人计算机的数据通信是可能的。磁盘存储介质插入存储介质录放部分9602中，且可进行存储在存储介质中的数据的读取和将数据写入存储介质。另外，作为插入外部存储器插槽中的外部存储器9606中的数据存储的图片、视频等可显示在显示部分9603上。当将实施方案9中所述的半导体装置应用到外部存储器9606或CPU时，电视机9600可具有高度可靠性且其功率消耗充分降低。该实施方案中所述的方法和结构可适当地与其它实施方案中所述的方法和结构中的任一者组合。[实施例1]在该实施例中，将描述通过实施方案4中描述的制造方法制造的晶体管的特性的评估结果。在该实施例中，在一个衬底上形成各自具有3μm的通道长度L和50μm的通道宽度W的晶体管，且评估晶体管特性。首先，描述制造用于测量的晶体管的方法。首先，通过CVD方法在玻璃衬底上形成作为基础薄膜的100nm厚的氧氮化硅薄膜，且通过溅射方法在氧氮化硅薄膜上形成作为栅极层的150nm厚的钨薄膜。选择性蚀刻所述钨薄膜，由此形成栅极层。随后，作为栅绝缘层，通过CVD方法在栅极层上形成厚度为100nm的氧氮化硅薄膜(ε＝4.1)。接着，在含有氩气和氧气的气氛(氩气∶氧气＝30sccm∶15sccm)中、在下列条件下使用In-Ga-Zn-O-基氧化物半导体靶(In2O3∶Ga2O3∶ZnO＝1∶1∶2(摩尔比))在栅绝缘层上形成厚度为5nm的第一氧化物半导体层：衬底与靶之间的距离为60mm，压力为0.4Pa，直流(DC)电源为0.5kW且衬底温度为400℃。接着，在450℃下在氮气氛中对第一氧化物半导体层进行第一热处理1小时。接着，在含有氩气和氧气的气氛(氩气∶氧气＝30sccm∶15sccm)中、在下列条件下使用In-Ga-Zn-O-基氧化物半导体靶(In2O3∶Ga2O3∶ZnO＝1∶1∶2(摩尔比))在第一氧化物半导体层上形成厚度为25nm的第二氧化物半导体层：衬底与靶之间的距离为60mm，压力为0.4Pa，直流(DC)电源为0.5kW且衬底温度为400℃。接着，在450℃下在干燥空气氛中对第二氧化物半导体层进行第二热处理1小时。接着，在室温(25℃)下通过溅射方法在氧化物半导体层上形成作为源极和漏极层的钛薄膜(厚度为150nm)。选择性蚀刻源极层和漏极层，从而在与栅极层重叠的源极层的通道方向上(栅绝缘层掺入其间)的长度为3μm，且在与栅极层重叠的漏极层的通道方向上(栅绝缘层插入其间)的长度为3μm。接着，在100℃下通过溅射方法形成作为保护性绝缘层的厚度为300nm的氧化硅薄膜，以使其与氧化物半导体层接触。选择性蚀刻作为保护层起作用的氧化硅薄膜，由此，在栅极层和源极层及漏极层上形成开口。接着，作为用于测量的电极层，在含有氩气和氧气的气氛(氩气∶氧气＝50sccm∶1.5sccm)在室温(25℃)下通过溅射方法形成含有SiO2的In-Sn-O薄膜(厚度为110nm)。选择性蚀刻用于测量的电极层，从而形成通过开口电连接到栅极层的用于测量的电极层、通过开口电连接到源极层的用于测量的电极层和通过开口电连接到漏极层的用于测量的电极层。此后，在250℃下在氮气氛中进行第三热处理1小时。通过上述步骤，作为样品1，在一个衬底上制造各自具有50μm的通道宽度W和3μm的通道长度L的多个晶体管。随后，测量样品1的10个晶体管的电流-电压特性。测量时的衬底温度为室温(25℃)。图14显示Vg-Id曲线，其显示相对于在晶体管的源极层与栅极层之间的电压改变(下文中，称为栅电压或Vg)的在源极层与漏极层之间流动的电流改变(下文中，称为漏电流或Id)。横轴表示以线性标度的栅电压且纵轴表示以对数标度的漏电流。图14中示出的电流-电压特性的测量结果为通过将源极层与漏极层之间的电压设定为1V且从-30V至30V改变栅电压得到的结果和通过将源极层与漏极层之间的电压设定为10V且从-30V至30V改变栅电压得到的结果。应注意到，图14中示出的实测场效应迁移率在源极层与漏极层之间的电压为10V的情况下得到。图20显示比较实施例的测量结果。作为比较实施例，制造样品A的晶体管，且如在图14的情况下测量10个晶体管的电流-电压特性。其测量结果示于图20中。应注意到，样品A的制造方法与样品1的制造方法部分不同。描述样品A的制造方法。在含有氩气和氧气的气氛(氩气∶氧气＝30sccm∶15sccm)中、在下列条件下使用In-Ga-Zn-O-基氧化物半导体靶(In2O3∶Ga2O3∶ZnO＝1∶1∶2(摩尔比))在栅绝缘层上形成厚度为25nm的氧化物半导体层：衬底与靶之间的距离为60mm，压力为0.4Pa，直流(DC)电源为0.5kW且衬底温度为200℃。接着，在450℃下在干燥空气气氛中对氧化物半导体层进行第一热处理1小时。随后，如在样品1中，在氧化物半导体层上形成源极层和漏极层，且随后的步骤与样品1的步骤相同。与图20相比，图14显示10个晶体管的电流-电压特性的变化较小，这是有利的。从所得到的Vg-Id曲线，得到阈电压(在下文中，称为阈值或Vth)。在图14中，样品1的阈值为2.15V。在图20中，样品A的阈值为1.44V。在Vg-Id特性中，当将从-30V扫到+30V的Vg-Id曲线与从+30V扫到-30V的Vg-Id曲线相比较，在Vg-Id曲线的上升部分中存在特别大的差异(Δ位移)。在这一上升部分中的晶体管特性在受截止电流大大影响的装置中特别重要。位移值(其为在上升部分中的晶体管的一个特征值)是指在Vg-Id曲线的上升处的电压值且对应于漏-源电流(Id)下的电压，所述漏-源电流(Id)低于或等于1×10-12A。在图14中，样品1的位移值为-0.4V。在图20中，样品A的位移值为-0.02V。随后，对该实施例中制造的样品1和样品A的晶体管进行BT试验。该BT试验为一类加速试验且可在短时间内评估由长期使用晶体管引起的特性的改变。具体地说，在进行BT试验的前后之间的晶体管的阈电压的改变量为用于检查可靠性的重要指标。因为进行BT试验的前后之间的阈电压之差较小，所以晶体管具有较高可靠性。具体地说，将其上形成晶体管的衬底的温度(衬底温度)设定在固定温度，将晶体管的源极层和漏极层设定在相同电位下，且在一定时间内向栅极层提供不同于源极层和漏极层的电位。可视情况根据试验目的确定衬底温度。施加到栅极层的电位高于源极层和漏极层的电位的BT试验称为+BT试验，而施加到栅极层的电位低于源极层和漏极层的电位的BT试验称为-BT试验。BT试验的应力情况可根据衬底温度、施加到栅绝缘层的电场强度和施加电场的时间确定。施加到栅绝缘层的电场的强度根据通过栅极层与源极层和漏极层之间的电位差除以栅绝缘层的厚度得到的值确定。例如，在施加到厚度为100nm的栅绝缘层的电场的强度为2MV/cm的情况下，可将电位差设定为20V。应注意到，电压是指两点的电位之差，且电位是指在静电场中在给定点处的单位电荷的静电能(电位能量)。应注意到，一般而言，一个点的电位与参考电位之差仅仅称为电位或电压，且在许多情况下电位和电压作为同义词使用。因此，在本说明书中，除非另有规定，否则电位可改述为电压，且电压可改述为电位。+BT试验和-BT试验二者都在下列条件下进行：衬底温度为150℃；施加到栅绝缘层的电场的强度为2MV/cm；且施加时间为1小时。首先，描述+BT试验。为了测量经受BT试验的晶体管的初始特性，在以下条件下测量源-漏电流(下文中，称为漏电流或Id)的特性、即Vg-Id特性的改变：衬底温度设定为40℃，源极层与漏极层之间的电压(下文中，漏电压或Vd)设定为10V，且源极层与栅极层之间的电压(下文中，栅电压或Vg)从-20V到+20V变化。在此，为了防范样品表面的吸湿，衬底温度设定为40℃。然而，如果没有特定问题，测量可在室温(25℃)下进行。接着，将衬底温度升高到150℃，随后，将晶体管的源极层和漏极层的电位设定为0V。随后，将电压施加到栅极层，从而施加到栅绝缘层的电场的强度为2MV/cm。因为在此晶体管中栅绝缘层的厚度为100nm，保持施加到栅极的+20V的电压1小时。在此，电压施加时间为1小时，然而，视情况可根据目的确定该时间。接着，将衬底温度降低到40℃，同时在栅极层与源极和漏极层之间施加电压。如果在衬底温度完全降到40℃之前停止施加电压，在BT试验期间已被损坏的晶体管可通过影响残余热而被修复。因此，在施加电压的同时，必须降低衬底温度。在衬底温度降到40℃之后，停止施加电压。严格地讲，温度降低时间必须加到电压施加时间中；然而，因为温度实际上能够在数分钟内降低到40℃，这被视为误差范围，且温度降低时间未加到施加时间中。随后，在与初始特性测量相同的条件下测量Vg-Id特性，且在+BT试验之后得到Vg-Id特性。接着，描述-BT试验。-BT试验用类似于+BT试验的程度进行，但具有不同于+BT试验之处，即，在衬底温度增加到150℃之后将施加到栅极层的电压设定为-20V。在BT试验中，重要的是使用未曾经受BT试验的晶体管。例如，如果使用已经经受+BT试验的晶体管进行-BT试验，由于预先进行的+BT试验的影响，不能正确评估-BT试验的结果。此外，上述情况对于在对已经受+BT试验的晶体管进行+BT试验的情况也适用。应注意到，考虑到这些影响，上述情况不适于有意重复BT试验的情况。图15A显示在进行+BT试验之前和之后样品1的晶体管的Vg-Id特性。在图15A中，与初始特性中的阈电压相比，阈电压在正方向上位移0.93V。图15B显示在进行-BT试验之前和之后样品1的晶体管的Vg-Id特性。在图15B中，与初始特性中的阈电压相比，阈电压在正方向上位移0.02V。在两种BT试验中，晶体管样品1的阈电压的位移量小于或等于1V，这证实根据实施方案4制造的晶体管具有高度可靠性。此外，图15A的位移值的量(Δ位移)为0.858V，且图15B的位移值的量(Δ位移)为0.022V。图21A显示在进行+BT试验之前和之后样品A的晶体管的Vg-Id特性。在图21A中，与初始特性中的阈电压相比，阈电压在正方向上位移2.8V。图21B显示在进行-BT试验之前和之后样品A的晶体管的Vg-Id特性。在图21B中，与初始特性中的阈电压相比，阈电压在正方向上位移0.22V。此外，图21A的位移值的量(Δ位移)为2.296V，且图21B的位移值的量(Δ位移)为0.247V。随后，在用光辐照晶体管的同时，对该实施例中制造的样品1和样品A的晶体管进行BT试验。不必说，此处使用的样品不同于进行了上述BT试验的样品。除了用来自LED光源的36000lux的光辐照晶体管和在室温(25℃)下进行测量的要点之外，该试验方法与上述BT试验中的方法相同。因为虽然用光辐照了晶体管，但是在进行+BT试验的前后之间几乎没有变化，在此省略结果的描述。在用光辐照样品1的同时进行的-BT试验的结果示于图16中。图16显示在用光辐照晶体管的同时进行的-BT试验之前和之后样品1的晶体管的Vg-Id特性。在图16中，与初始特性中的阈电压相比，阈电压在负方向上位移1.88V。此外，图16的位移值的量(Δ位移)为-2.167V。图22显示在用光辐照晶体管的同时进行的-BT试验之前和之后样品A的晶体管的Vg-Id特性。在图22中，与初始特性中的阈电压相比，阈电压在负方向上位移4.02V。此外，图22的位移值的量(Δ位移)为-3.986V。在用光辐照晶体管的同时进行的-BT试验，样品1的晶体管的阈电压的位移量可等于或小于样品A的晶体管的阈电压的一半，这证实根据实施方案4制造的晶体管具有高度可靠性。[实施例2]在该实施例中进行下列实验以检查氧化物半导体层中的晶态。在与实施例1中所述的样品1相同的薄膜形成条件下在石英衬底上形成厚度为5nm的第一氧化物半导体层。随后，在450℃下在氮气氛中进行第一热处理1小时。接着，在与样品1相同的薄膜形成条件下形成厚度为25nm的第二氧化物半导体层。随后，在450℃下在氮气氛中对第二氧化物半导体层进行第二热处理1小时。将由此得到的样品的横截面用扫描透射电子显微镜(STEM：Hitachi“HD-2700”)在200kV的加速电压下观察。图17显示样品横截面的高倍放大相片(8百万倍放大)。根据图17，人们可以发现晶体在薄膜厚度方向上生长以形成分层形状。难以观察在第一氧化物半导体层与第二氧化物半导体层之间的边界。图18显示用透射电子显微镜(TEM)观察的平面的相片。根据图18，可以观察六方晶格图像。图19显示通过X射线衍射(XRD)进行的晶态分析的结果。在曲线图中，在30°-36°的2θ范围内可以见到的峰值提示存在从(009)面中得到的衍射峰，这显示In-Ga-Zn-O-基晶体材料中最强的衍射强度。因此，可由X射线衍射证实样品中的晶体区。本申请基于2010年8月6日向日本专利局提交的日本专利申请2010-178174号，其全部内容通过引用结合到本文中。