一种双分裂沟槽栅电荷存储型IGBT及其制造方法与流程

本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)。

背景技术：

绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件。它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。IGBT的应用对电力电子系统性能的提升起到了极为重要的作用。

从IGBT发明以来，人们一直致力于改善IGBT的性能。经过二十几年的发展，相继提出了6代IGBT器件结构，使器件性能得到了稳步的提升。第6代的沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)由于采用了较高掺杂浓度和一定厚度的N型电荷存储层结构，使IGBT器件靠近发射极端的载流子浓度分布得到了极大的改善，提高了N型漂移区的电导调制，改善了整个N型漂移区的载流子浓度分布，使IGBT获得了低的正向导通压降和改善的正向导通压降和关断损耗的折中。但是，对于CSTBT器件结构，由于较高掺杂浓度和一定厚度的N型电荷存储层的存在，器件的击穿电压显著降低，为了有效屏蔽N型电荷存储层的不利影响获得一定的器件耐压，需要采用：1)深的沟槽栅深度，使沟槽栅的深度大于N型电荷存储层的结深，但深的沟槽栅深度不仅增大了栅极-发射极电容，也增大了栅极-集电极电容，因而，降低了器件的开关速度，增大器件的开关损耗，影响了器件的导通压降和开关损耗的折中特性；2)小的元胞宽度，使沟槽栅之间的间距尽可能减小，然而，高密度的沟槽MOS结构不仅增大了器件的栅极电容，降低了器件的开关速度，增大了器件的开关损耗，影响了器件的导通压降和开关损耗的折中特性，而且，增加了器件的饱和电流密度，使器件的短路安全工作区变差。

技术实现要素：

本发明的目的是为了在一定的器件沟槽深度和沟槽MOS结构密度的情况下，减小器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，减小开关损耗，同时减小器件的饱和电流密度改善器件的短路安全工作区并提高器件的击穿电压，并进一步提高器件发射极端的载流子增强效应，改善整个N型漂移区的载流子浓度分布，进一步改善正向导通压降和开关损耗的折中，在传统CSTBT器件结构的基础上(如图1所示)，本发明提供一种双分裂沟槽栅电荷存储型IGBT(如图2所示)及其制作方法。本发明通过在器件沟槽内栅电极的底部和侧面引入与发射极等电位的双分裂电极，通过双分裂电极以及双分裂电极和栅电极之间厚介质层的屏蔽作用，减小器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，降低器件的开关损耗；同时，在侧面分裂电极处减小了MOS沟道的密度，减小了器件的饱和电流密度改善了器件的短路安全工作区，同时通过使侧面分裂电极处的p型基区浮空并在沟槽底部采用宽的底部分裂电极进一步减小了发射极附近的空穴抽取面积，提高发射极端的载流子增强效应，进一步改善整个N型漂移区的载流子浓度分布；此外，通过底部分裂电极周围的厚介质层和宽的底部分裂电极宽度进一步屏蔽了N型电荷存储层对器件击穿电压的影响，在一定的器件沟槽深度和沟槽MOS结构密度的情况下进一步提高了器件的击穿电压，改善了沟槽底部电场的集中，进一步提高了器件的可靠性。所提出的制作方法不需要增加额外的工艺步骤，与传统CSTBT制作方法兼容。

本发明的技术方案为：一种双分裂沟槽栅电荷存储型IGBT，其元胞结构如图2所示，包括从下至上依次层叠设置的集电极金属12、P型集电极区11、N型电场阻止层10、N型漂移区9和发射极金属1；所述N型漂移区9中具有N+发射区5、P+发射区6、P型基区71、N型电荷存储层8和沟槽栅结构；所述沟槽栅结构沿垂直方向贯穿N型电荷存储层8；所述P型基区71位于沟槽栅结构一侧的N型电荷存储层8上表面，N+发射区5和P+发射区6并列位于P型基区71上表面；N+发射区5和P+发射区6的上表面与发射极金属1连接；其特征在于，所述沟槽栅结构包括底部分裂电极31、栅电极32、侧面分裂电极33、栅介质层41、第二介质层42、第三介质层43、第四介质层44和第五介质层45；所述栅电极32和侧面分裂电极33之间通过第三介质层43连接；所述栅电极32通过栅介质层41与N+发射区5和P型基区71连接；所述N型漂移区9中还具有浮空P型基区72，所述浮空P型基区72位于沟槽栅结构另一侧的N型电荷存储层8上表面；侧面分裂电极33通过第二介质层42与浮空P型基区72连接；所述底部分裂电极31位于栅电极32和侧面分裂电极33的下方，且底部分裂电极31的上表面深度小于N型电荷存储层8的结深，底部分裂电极31的下表面深度大于N型电荷存储层8的结深；所述底部分裂电极31的上表面与栅电极32、侧面分裂电极33的下表面之间通过第四介质层44连接；所述底部分裂电极31的下表面及侧面与N型漂移区9和N型电荷存储层8之间通过第五介质层45连接；所述底部分裂电极31的宽度大于第二介质层42、侧面分裂电极33、第三介质层43、栅电极32和栅介质层41的宽度之和，使沟槽栅结构呈倒“T”字形；所述浮空P型基区72、第二介质层42、侧面分裂电极33、第三介质层43、栅电极32和栅介质层41的上表面具有第一介质层2；所述底部分裂电极31、侧面分裂电极33与发射极金属1等电位。

进一步的，所述第三介质层43，第四介质层44以及第五介质层45的厚度大于栅介质层41和第二介质层42的厚度。

进一步的，所述侧面分裂电极33的底部延伸至与底部分裂电极31的上表面连接。

进一步的，所述沟槽栅结构P型基区71的一侧还具有N+层13，所述N+层13的一侧与N型电荷存储层8连接，N+层13的另一侧及底部与沟槽栅结构连接，N+层13的上表面与P型基区71的下表面连接。

进一步的，所述沟槽栅结构的两侧还具有N+层13，所述N+层13的一侧与N型电荷存储层8连接，N+层13的另一侧及底部与沟槽栅结构连接，沟槽栅结构一侧的N+层13的上表面与浮空P型基区72的下表面连接，沟槽栅结构另一侧的N+层13的上表面与P型基区71的下表面连接。

进一步的，所述浮空P型基区72沿器件垂直方向向下延伸至其结深深于第五介质层45的结深，浮空P型基区72向下延伸的部分覆盖位于浮空P型基区72下方的N型电荷存储层8，浮空P型基区72超过第五介质层45结深的部分横向延伸至第五介质层45的下部。

进一步的，所述漂移区结构为NPT结构或FS结构；所述IGBT器件采用半导体材料Si、SiC、GaAs或者GaN制作。

一种双分裂沟槽栅电荷存储型IGBT的制造方法，其特征在于，包括以下步骤：

第一步：选取N型轻掺杂单晶硅片作为器件的N型漂移区9，选取的硅片厚度为300～600um，掺杂浓度为10¹³～10¹⁴个/cm³；在硅片背面通过离子注入N型杂质并退火制作器件的N型电场阻止层层10，形成的N型电场阻止层层的厚度为15～30微米，离子注入能量为1500keV～2000keV，注入剂量为10¹³～10¹⁴个/cm²，退火温度为1200-1250℃，退火时间为300～600分钟；

第二步：翻转并减薄硅片到所需的厚度，在硅片表面通过光刻、刻蚀形成沟槽；

第三步：在1050℃～1150℃，O2的气氛下在沟槽周围形成氧化层；接着在750℃～950℃下在沟槽内淀积填充多晶硅；再次氧化并刻蚀掉多余的氧化层；形成底部分裂电极31和第五介质层45，所述底部分类电极31位于第五介质层45中；

第四步：通过外延在硅片表面形成2～6微米厚的N型掺杂层；

第五步：在硅片表面淀积一层薄的垫氧化层和氮化硅层，光刻出窗口后，再次进行沟槽硅刻蚀，在底部分裂电极31上方刻蚀出沟槽，第三步中多晶硅表面氧化形成的氧化层可作为本步硅刻蚀的终止层；沟槽刻蚀完成后，通过溶液将表面的氮化硅和垫氧化层漂洗干净；该步骤中形成的沟槽和第二步中形成的沟槽构成倒“T”字形沟槽；

第六步：通过热氧化在沟槽内壁生长氧化层，形成的氧化层厚度小于120nm；在沟槽一侧侧壁形成栅介质层41，另一侧侧壁形成第二介质层42；

第七步：在750℃～950℃下在沟槽内淀积填充多晶硅；

第八步：采用光刻工艺，刻蚀第七步中沟槽内填充的部分多晶硅，在沟槽两侧分别形成栅电极32和侧面分裂电极33；所述栅电极32与栅介质层41连接，侧面分裂电极33与第二介质层42连接；

第九步：淀积，在第八步中形成的栅电极32和侧面分裂电极33之间的沟槽内填充介质形成第三介质层43；

第十步：采用光刻工艺，先通过离子注入N型杂质制作器件的N型电荷存储层8，所述N型电荷存储层8位于沟槽两侧；离子注入的能量为200～500keV，注入剂量为10¹³～10¹⁴个/cm²；然后通过离子注入P型杂质并退火制作P型基区71和浮空P型基区72，离子注入的能量为60～120keV，注入剂量为10¹³～10¹⁴个/cm²，退火温度为1100-1150℃，退火时间为10～30分钟；所述P型基区71位于靠近栅电极32一侧的N型电荷存储层8上表面；所述浮空P型基区72位于靠近侧面分裂电极33一侧的N型电荷存储层8上表面；形成的N型电荷存储层8的结深大于栅电极32的深度并小于底部分裂电极31的深度，形成的P型基区71的结深小于栅电极32的深度；

第十一步：采用光刻工艺，通过离子注入N型杂质制作器件的N+发射区5，离子注入的能量为30～60keV，注入剂量为10¹⁵～10¹⁶个/cm²；所述N+发射区5位于P型基区71上表面并与沟槽连接；

第十二步：采用光刻工艺，通过离子注入P型杂质并退火制作器件的P+发射区6，离子注入的能量为60～80keV，注入剂量为10¹⁵～10¹⁶个/cm²，退火温度为900℃，时间为20～30分钟；所述P+发射区6与N+发射区5并列位于P型基区71上表面；

第十三步：在器件表面淀积介质层，并光刻、刻蚀形成第一介质层2；所述第一介质层2位于浮空P型基区72、第二介质层42、侧面分裂电极33、第三介质层43、栅电极32和栅介质层41的上表面；

第十四步：淀积金属，并光刻、刻蚀在N+发射区5和P+发射区6上表面形成集电极金属1；

第十五步：翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质形成P型集电区11，所述P型集电区11位于N型电场阻止层10下表面，注入能量为40～60keV，注入剂量为10¹²～10¹³个/cm²；接着在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；

第十六步：背面淀积金属形成集电极金属12。

进一步的，所述第十步中，可通过增加光刻步骤分两次分别形成P型基区71和浮空P型基区72。

本发明的工作原理是：

为了提高IGBT器件的性能，改善其可靠性，需要在一定的阻断电压能力下减小器件的开关损耗并降低正向导通压降、同时改善器件的短路安全工作区。IGBT的开关过程就是对栅极电容进行冲、放电的过程，栅极电容越大冲、放电时间越长。因而，在IGBT的开关过程中，栅极电容，特别是栅极-集电极电容对器件的开关损耗具有重要的影响。

在如图1所示的传统的沟槽栅电荷储存型IGBT结构中，为了有效屏蔽较高掺杂浓度和一定厚度的N型电荷存储层对击穿电压的不利影响获得一定的器件耐压，需要采用：1)深的沟槽栅深度，使沟槽栅的深度大于N型电荷存储层的结深；2)小的元胞宽度，高密度的沟槽MOS结构使沟槽栅之间的间距尽可能减小。然而，深的沟槽栅深度和高密度的沟槽MOS结构两种方式都不仅增大了栅极-发射极电容，也增大了栅极-集电极电容。此外，对于如图1所示的传统的沟槽栅电荷储存型IGBT结构，栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压整个栅氧化层的厚度均较小，由于MOS电容大小与氧化层的厚度成反比，传统沟槽栅电荷储存型IGBT结构中小的栅氧化层厚度极大的增大了器件的栅极电容。同时高密度的沟槽MOS结构增加了器件的饱和电流密度，使器件的短路安全工作区变差；另外，小的栅氧化层厚度使沟槽底部的电场集中，使器件的可靠性较差。

如图2、3和4所示，本发明通过在器件沟槽内栅电极的底部和侧面引入与发射极等电位的双分裂电极以及双分裂电极和栅电极之间的厚介质层，在不影响IGBT器件阈值电压和开通的情况下:1)减小了沟槽内栅电极的深度，大大减小了包括栅极-集电极电容、栅极-发射极电容在内的栅极电容；2)通过双分裂电极的屏蔽作用，屏蔽了栅极和集电极的耦合，将栅极-集电极电容转换为栅极-发射极电容，大大减小了栅极-集电极电容，同时通过厚介质层43和44的作用使从栅极-集电极电容转换而增加的栅极-发射极电容远远小于由于侧面分裂电极33引入而减小的栅极-发射极电容，从而大大减小了包括栅极-集电极电容、栅极-发射极电容在内的栅极电容。因此，本发明结构大大减小了器件的栅极电容，特别是栅极-集电极电容，提高了器件的开关速度，降低器件的开关损耗。此外，在一定的沟槽MOS结构密度下侧面分裂电极33的引入减小了MOS沟道的密度，并通过使侧面分裂电极33处的p型基区72浮空并在沟槽底部采用宽的底部分裂电极进一步减小了空穴的抽取面积，提高了发射极端的载流子增强效应，进一步改善了整个N型漂移区的载流子浓度分布，进一步改善正向导通压降和开关损耗的折中；在侧面分裂电极处减小的MOS沟道密度，减小了器件的饱和电流密度，改善了器件的短路安全工作区，提高了可靠性；此外，由于侧面分裂电极33和底部分裂电极31与发射极等电位，在器件开启动态过程中，通过介质层与侧面分裂电极33和底部分裂电极31接触的半导体表面不会形成反型(浮空p型基区72)和电子积累(N型电荷存储层8和N型漂移区9)，因此不会形成负微分电容效应，避免了开启动态过程中的电流、电压振荡和EMI问题，提高了可靠性；同时，通过底部分裂电极周围的厚介质层和宽的底部分裂电极宽度进一步屏蔽了N型电荷存储层对器件击穿电压的影响，在一定的器件沟槽深度和沟槽MOS结构密度的情况下进一步提高了器件的击穿电压，改善了沟槽底部电场的集中，进一步提高了器件的可靠性。本发明提供的复合双分裂沟槽结构，沟槽栅电极32的深度大于p型体区71的深度并且沟槽栅电极32的深度小于N型电荷存储层8的深度，这一方面在不影响IGBT器件开通的情况下尽可能的减小了栅极电容，特别是栅极-集电极电容，另一方面一定厚度的高浓度N型电荷存储层8的存在补偿了由于与发射极等电位的底部分裂电极的引入使得底部分裂电极附近载流子浓度的下降，避免了由于底部分裂电极的引入使器件的正向导通压降急剧增大而导致的器件特性变差。

本发明的有益效果为，极大的减小了包括栅极-集电极电容、栅极-发射极电容在内的栅极电容，提高了器件的开关速度，降低器件的开关损耗，提高了发射极端的载流子增强效应，改善了整个N型漂移区的载流子浓度分布，改善正向导通压降和开关损耗的折中，减小了器件的饱和电流密度，改善了器件的短路安全工作区，提高了可靠性，提高了器件的击穿电压，改善了沟槽底部电场的集中，避免了由于底部分裂电极的引入使器件的正向导通压降急剧增大而导致的器件特性变差；此外，本发明所提出的双分裂沟槽栅电荷存储型IGBT制作方法不需要增加额外的工艺步骤，与传统CSTBT制作方法兼容。

附图说明

图1是传统的CSTBT器件元胞结构示意图；

图1中，1为发射极金属，2为介质层，3为栅电极，4为栅介质层，5为N+发射区，6为P+发射区，7为P型基区，8为N型电荷存储层，9为N-漂移区，10为N型电场阻止层，11为P型集电区，12为集电极金属；

图2是实施例1的双分裂沟槽栅电荷存储型IGBT器件元胞结构示意图；

图3是实施例2的双分裂沟槽栅电荷存储型IGBT器件元胞结构示意图；

如4是实施例3的双分裂沟槽栅电荷存储型IGBT器件元胞结构示意图；

图2至图4中，1为发射极金属，2为第一介质层，31为底部分裂电极，32为栅电极，33为侧面分裂电极，41为栅介质层，42为第二介质层，43为第三介质层，44为第四介质层，45为第五介质层，5为N+发射区，6为P+发射区，71P型基区，72为浮空P型基区，8为N型电荷存储层，9为N-漂移区，10为N型电场阻止层，11为P型集电区，12为集电极金属，13为N+层；

图5是本发明的制造方法中第一次刻蚀形成沟槽后的器件结构示意图；

图6是本发明的制造方法中形成底部分裂电极后的器件结构示意图；

图7是本发明的制造方法中外延N-层后的器件结构示意图；

图8是本发明的制造方法中第二次刻蚀形成沟槽后的器件结构示意图；

图9是本发明的制造方法中形成栅电极和侧面分裂电极后的器件结构示意图；

图10是本发明的制造方法中完全全部步骤后的器件结构示意图。

具体实施方式

下面结合附图和实施例，详细描述本发明的技术方案：

实施例1

本例的一种双分裂沟槽栅电荷存储型IGBT，其元胞结构如图2所示，包括：背部集电极金属12、位于背部集电极金属12之上并与其相连的P型集电区11、位于P型集电区11之上并与其相连的N型电场阻止层层10、位于N型电场阻止层层10之上并与其相连的N-漂移区9；位于N-漂移区9上部中间并与其相连的复合双分裂沟槽结构；位于N-漂移区9上部两侧并与其相连的N型电荷存储层8，所述N型电荷存储层8的侧壁与复合双分裂沟槽结构的侧壁相连，位于N型电荷存储层8上部并与其相连的p型基区71和72，所述p型基区71和72的侧壁与复合双分裂沟槽结构的侧壁相连；位于p型基区71上部并与其相连的彼此独立的N+发射区和P+发射区，所述N+发射区的侧壁与复合双分裂沟槽结构的侧壁相连；位于N+发射区和P+发射区上表面的发射极金属1；位于p型基区72和复合双分裂沟槽结构上部的介质层2；其特征在于：所述复合双分裂沟槽结构包括下层结构及上层结构；所述下层结构包括厚介质层45和设置于厚介质层45中的底部分裂电极31；所述上层结构包括沟槽栅电极32，侧面分裂电极33，介质层41，介质层42，介质层43和介质层44，所述栅电极32和侧面分裂电极33之间是介质层43，所述栅电极32和侧面分裂电极33与底部分裂电极31之间是介质层44，所述沟槽栅电极32通过介质层41与N+发射区和p型基区71相连，所述侧面分裂电极33通过介质层42与p型基区72相连；所述下层结构的宽度大于所述上层结构的宽度；所述沟槽栅电极32的深度大于p型基区71的结深，所述沟槽栅电极32的深度小于N型电荷存储层8的结深,所述沟槽栅电极32和侧面分裂电极33的宽度大于介质层45和介质层44的厚度；所述侧面分裂电极33的深度不小于沟槽栅电极32的深度；所述底部分裂电极31上表面的深度小于N型电荷存储层8的结深，所述底部分裂电极31下表面的深度大于N型电荷存储层8的结深；所述介质层45、43和44的厚度大于介质层41和42的厚度，所述介质层42的厚度不小于介质层41的厚度；所述分裂电极31和33与发射极金属1等电位。形成的所述沟槽栅电极32的深度大于p型基区71的结深0.1～0.2微米，形成的所述N型电荷存储层8的厚度为1～2微米；形成的所述底部分裂电极31上表面的深度小于N型电荷存储层8的结深0.5～1.5微米，下表面的深度大于N型电荷存储层8的结深0.5～1微米；形成的所述介质层41和42的厚度小于120纳米，形成的所述介质层43的宽度为0.5～1微米，形成的所述介质层44和45的厚度为0.2～0.5微米，形成的所述复合双分裂沟槽结构的下层结构比上层结构在左右两边各宽0.2～1微米。

实施例2

本例的一种双分裂沟槽栅电荷存储-IGBT，其元胞结构如图3所示，与实施例1不同的是，侧面分裂电极33的下部直接延伸到底部分裂电极31的上表面，使侧面分裂电极33与底部分裂电极31直接相连进一步减小器件的栅极电容。

实施例3

本例的一种双分裂沟槽栅电荷存储型IGBT，其元胞结构如图4所示，与实施例1不同的是，在所述沟槽结构的下层结构与p型基区71之间的部分区域还具有一层N+层13，所述N+层13的浓度大于N型电荷存储层8的浓度并且其侧壁与复合沟槽结构相连，形成的所述N+层13进一步减小了所述复合沟槽结构下层结构与p型基区71之间区域的电阻，进一步提高了发射极端的载流子注入增强效应，可获得更好的器件正向导通压降和开关损耗的折中。

实施例4

本例的一种双分裂沟槽栅电荷存储型IGBT，与实施例1、2和3不同的是，所述N型电荷存储层8仅存在于p型基区71的下部，并且所述p型基区72的结深深于第五介质层45的深度，并横向延伸至第五介质层45的下部进一步改善沟槽底部电场的集中，提高器件的击穿电压和可靠性。

本发明工艺制作方法的具体实施方案以600V电压等级的双分裂沟槽栅电荷存储型IGBT为例进行阐述，具体工艺制作方法如下：

第一步：选取掺杂浓度为2×10¹⁴个/cm³,厚度为300～600微米的轻掺杂FZ硅片用以形成器件的N-漂移区9；在硅片背面通过离子注入N型杂质并退火制作器件的N型电场阻止层层10，形成的N型电场阻止层层的厚度为15～20微米，离子注入能量为1500keV～2000keV，注入剂量为5×10¹³个/cm²，退火温度为1200℃，退火时间为400分钟；

第二步：翻转并减薄硅片至90～95微米的厚度，在硅片表面通过光刻、刻蚀形成均匀分布的沟槽，沟槽深度为0.5～2微米，宽度为2～3微米，沟槽之间的间距为0.5～1.5微米；

第三步：在1050℃～1150℃，O2的气氛下在沟槽周围形成厚度为0.2～0.5微米的厚氧化层；接着在850℃下在沟槽内积淀填充多晶硅；再次氧化并刻蚀掉多余的氧化层，在多晶硅表面形成0.2～0.3微米的厚氧化层；

第四步：通过外延在硅片表面形成厚度为3～5微米，掺杂浓度为2×10¹⁴个/cm³的N型掺杂层；

第五步：在硅片表面淀积一层薄的垫氧化层和氮化硅层，光刻出窗口后，再次进行沟槽(trench)硅刻蚀，刻蚀出沟槽，第三步多晶硅表面氧化形成的氧化层可作为本步硅刻蚀的终止层；沟槽刻蚀完成后，通过溶液将表面的氮化硅和垫氧化层漂洗干净；本步形成的沟槽中线与第二步形成的沟槽中线重合，形成的沟槽宽度为0.6～1.5微米；

第六步：通过热氧化再次在沟槽内壁生长高质量的薄氧化层，形成的氧化层厚度为80nm；

第七步：在850℃下在沟槽内淀积填充多晶硅；

第八步：光刻，刻蚀第七步中沟槽内填充的部分多晶硅，形成栅电极32和侧面分裂电极33，栅电极32和侧面分裂电极33之间的间距为0.4～1微米；

第九步：淀积，在第八步形成的栅电极32和侧面分裂电极33之间沟槽内填充介质形成介质层43；

第十步：光刻，先通过离子注入N型杂质制作器件的N型电荷存储层8，离子注入的能量为500keV，注入剂量为5×10¹³个/cm²；然后通过离子注入P型杂质并退火制作器件的p型体区71和72，离子注入的能量为120keV，注入剂量为1×10¹⁴个/cm²，退火温度为1100-1150℃，退火时间为15～30分钟；形成的p型体区71和72的结深比栅电极32的深度浅0.1～0.2微米，形成的所述N型电荷存储层8的结深大于栅电极32的深度并小于底部分裂电极31的深度，形成的N型电荷存储层8的厚度为1～2微米；

第十一步：光刻，通过离子注入N型杂质制作器件的N+发射区，离子注入的能量为40keV，注入剂量为1×10¹⁵个/cm²；

第十二步：光刻，通过离子注入P型杂质并退火制作器件的P+发射区，离子注入的能量为60keV，注入剂量为5×10¹⁵个/cm²，退火温度为900℃，时间为30分钟；

第十三步：淀积介质层，并光刻、刻蚀形成介质层2；

第十四步：淀积金属，并光刻、刻蚀形成金属集电极1；

第十五步：翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质，注入能量为60keV，注入剂量为5×10¹²个/cm²，在H2与N2混合的气氛下进行背面退火，温度为450℃，时间为30分钟；

第十六步：背面淀积金属形成金属集电极12。

即制备得双分裂沟槽栅电荷存储型IGBT。

进一步的，第七步多晶硅淀积前可增加一步刻蚀工艺，刻蚀去除侧面分裂电极33下的氧化层，即形成如图3所示的器件结构；

进一步的，在第六步氧化工艺之前通过带角度的离子注入N型杂质形成高掺杂浓度的N+层13或在第十步N型电荷存储层8的形成过程中，通过增加一步光刻和离子注入工艺形成高掺杂浓度的N+层13，即形成如图4所示的器件结构；

进一步的，所述工艺步骤中第一步N型电场阻止层层10的制备可在器件的正面结构制备完成之后进行；或可直接选用具有N型电场阻止层层10和N-漂移区9的双层外延材料作为工艺起始的硅片材料；

进一步的，所述工艺步骤中第一步N型电场阻止层层10的制备可省略；

进一步的，所述工艺步骤中第十步，可通过增加光刻步骤仅在p型体区71下形成N型电荷存储层8；

进一步的，所述工艺步骤中第十步，可通过增加光刻步骤分两次分别形成p型体区71和p型体区72；

进一步的，所述介质层41，42，43，44和45的材料可以相同也可以不同。