半导体装置及其制造方法与流程

本发明涉及半导体装置，例如涉及能够合适地利用于具备绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor：IGBT)的半导体装置。

背景技术：

作为导通电阻低的IGBT而广泛使用沟槽栅极型IGBT，开发了如下IE(Injection Enhancement)型IGBT，该IE型IGBT在单元形成区域中，交替地配置与发射极电极连接的有源单元区域以及包括浮置区域的无源(inactive)单元区域，从而能够利用IE效应。IE效应在IGBT的导通状态时使得从发射极电极侧难以排出空穴，从而使在漂移区域累积的电荷的浓度提高。

在日本特开2012－256839号公报(专利文献1)中，公开了如下技术：在IE型沟槽栅极IGBT中，在单元形成区域内设置的各线状单位单元区域具有线状有源单元区域以及设置成从两侧夹着线状有源单元区域的线状无源单元区域。

在日本特开2013－140885号公报(专利文献2)中，公开了如下技术：在IE型沟槽栅极IGBT中，在单元形成区域内设置的各线状单位单元区域具有第1和第2线状单位单元区域，第1线状单位单元区域具有线状有源单元区域，第2线状单位单元区域具有线状空穴集电极单元区域。

在日本特开2006－210547号公报(专利文献3)中，公开了如下技术：在绝缘栅型半导体装置中，设置有在第1导电类型的第1半导体层上设置的第2导电类型的第2半导体层、在第2半导体层的表面形成有多个的条形的槽以及在槽间的长边方向上选择性地形成的多个第1导电类型的第3半导体区域。

专利文献1：日本特开2012－256839号公报

专利文献2：日本特开2013－140885号公报

专利文献3：日本特开2006－210547号公报

技术实现要素：

例如如在上述专利文献2中公开的IE型沟槽栅极IGBT那样，已知作为IE型沟槽栅极IGBT而具备具有GG型(栅极－栅极型)的有源单元区域和EE型(发射极－发射极型)的无源单元区域(非有源单元区域)的IGBT的半导体装置。

通过设置EE型的无源单元区域，在断开时容易排出在导通状态下累积的载流子。然而，在设置有EE型的无源单元区域的情况下，与不设置EE型的无源单元区域的情况相比，更容易抑制IE效应。因此，在具备具有GG型的有源单元区域和EE型的无源单元区域的IGBT的半导体装置中，期望进一步地提高IE效应等作为半导体装置的性能。

其他课题和新颖的特征根据本说明书的叙述和附图将变得明确。

根据一个实施方式，半导体装置具有第1沟槽电极、与第1沟槽电极空出间隔地配置的第2沟槽电极、隔着第2沟槽电极而配置于与第1沟槽电极相反的一侧的第3沟槽电极以及隔着第3沟槽电极而配置于与第2沟槽电极相反的一侧的第4沟槽电极。第1沟槽电极和第2沟槽电极与栅极电极连接，第3沟槽电极和第4沟槽电极与发射极电极连接。在第1沟槽电极与第2沟槽电极之间的半导体层中，形成多个p⁺型半导体区域，在第3沟槽电极与第4沟槽电极之间的半导体层中，连续地形成p⁺型半导体区域。在第1沟槽电极与第2沟槽电极之间，多个p⁺型半导体区域在俯视时沿着第1沟槽电极的延伸方向相互空出间隔地配置。

另外，根据其他实施方式，在半导体装置的制造方法中，形成第1沟槽电极、与第1沟槽电极空出间隔地配置的第2沟槽电极、隔着第2沟槽电极而配置于与第1沟槽电极相反的一侧的第3沟槽电极以及隔着第3沟槽电极而配置于与第2沟槽电极相反的一侧的第4沟槽电极。第1沟槽电极和第2沟槽电极与栅极电极连接，第3沟槽电极和第4沟槽电极与发射极电极连接。接下来，在第1沟槽电极与第2沟槽电极之间的半导体层中，形成多个p⁺型半导体区域，在第3沟槽电极与第4沟槽电极之间的半导体层中，连续地形成p⁺型半导体区域。在第1沟槽电极与第2沟槽电极之间，多个p⁺型半导体区域在俯视时沿着第1沟槽电极的延伸方向相互空出间隔地配置。

根据一个实施方式，能够提高半导体装置的性能。

附图说明

图1是作为实施方式1的半导体装置的半导体芯片的俯视图。

图2是实施方式1的半导体装置的主要部分俯视图。

图3是实施方式1的半导体装置的主要部分俯视图。

图4是实施方式1的半导体装置的主要部分剖视图。

图5是实施方式1的半导体装置的主要部分剖视图。

图6是实施方式1的半导体装置的主要部分剖视图。

图7是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图8是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图9是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图10是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图11是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图12是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图13是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图14是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图15是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图16是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图17是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图18是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图19是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图20是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图21是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图22是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图23是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图24是示出实施方式1的半导体装置的制造工序的主要部分剖视图。

图25是比较例的半导体装置的主要部分俯视图。

图26是比较例的半导体装置的主要部分俯视图。

图27是比较例的半导体装置的主要部分剖视图。

图28是示出比较例的半导体装置中的p沟道型的寄生MOSFET的剖视图。

图29是实施方式1的变形例的半导体装置的主要部分剖视图。

图30是示出使用实施方式2的半导体装置的电子系统的一个例子的电路框图。

图31是作为实施方式2的半导体装置的模块的等价电路图。

具体实施方式

在以下的实施方式中，为了方便说明，在需要时，分割成多个部分或者实施方式来说明，但除了在特别明示了的情况下，它们并非相互无关，而是存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。

另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示了的情况和从原理上明确被限定于特定的数量的情况等下，不限于该特定的数量，也可以在特定的数量以上或以下。

进而，在以下的实施方式中，其构成要素(也包括要素步骤等)除了在特别明示了的情况和从原理上明确认为是必需的情况等下，不一定是必需的，这自不待言。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示了的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数值和范围也一样。

以下，根据附图详细说明代表性的实施方式。此外，在用于说明实施方式的所有附图中，对具有相同功能的部件附加相同的符号，省略其重复的说明。另外，在以下的实施方式中，除了特别需要的时候以外，原则上不重复进行相同或者同样的部分的说明。

进而，在实施方式中使用的附图中，即使是剖视图，为了容易观察附图，也有时省略阴影线。另外，即使是俯视图，为了容易观察附图，也有时附加阴影线。

(实施方式1)

以下，参照附图，详细说明实施方式1的半导体装置。本实施方式1的半导体装置是具备具有GG型(栅极－栅极)的有源单元区域和EE型(发射极－发射极型)的无源单元区域(非有源单元区域)的IGBT的半导体装置。此外，IGBT具有GG型的有源单元区域意味着在有源单元区域中相互空出间隔地配置的2个沟槽栅极电极分别与栅极电极电连接。另外，IGBT具有EE型的无源单元区域意味着在无源单元区域中相互空出间隔地配置的2个沟槽栅极电极分别与发射极电极电连接。

<半导体装置的结构>

首先，说明作为本实施方式1的半导体装置的半导体芯片的结构。

图1是作为实施方式1的半导体装置的半导体芯片的俯视图。图2和图3是实施方式1的半导体装置的主要部分俯视图。图4～图6是实施方式1的半导体装置的主要部分剖视图。图3放大地示出由图2中的双点划线包围的区域AR3。另外，图4是沿着图3的A－A线的剖视图，图5是沿着图3的B－B线的剖视图，图6是沿着图3的C－C线的剖视图。

此外，在图1中，为了容易理解，示出去除绝缘膜FPF(参照图4)而透视的状态，用双点划线表示单元形成区域AR1、发射极衬垫EP和栅极衬垫GP的外周。另外，在图2中，为了容易理解，示出去除在绝缘膜FPF、栅极布线GL、发射极电极EE、层间绝缘膜IL和p型浮置区域PF上形成的部分的p型体区域PB(参照图4)而透视的状态，用双点划线表示单元形成区域AR1和栅极布线GL的外周。

如图1所示，作为本实施方式1的半导体装置的半导体芯片CHP具有半导体基板SS。半导体基板SS具有作为一个主面的上表面Sa(参照图4)和作为另一个主面的与上表面相反的一侧的下表面Sb(参照图4)。另外，半导体基板SS具有作为上表面Sa的一部分区域的单元形成区域AR1和作为上表面Sa的其他部分的区域的栅极布线引出区域AR2。栅极布线引出区域AR2相对于单元形成区域AR1，例如设置于半导体基板SS的外周侧。

在单元形成区域AR1中，设置有发射极电极EE。发射极电极EE的中央部成为用于连接接合导线等的发射极衬垫EP。发射极衬垫EP包括从形成于以覆盖发射极电极EE的方式形成的绝缘膜FPF(参照图4)的开口部OP1露出的部分的发射极电极EE。发射极电极EE包括例如以铝作为主要的构成要素的金属膜。

在栅极布线引出区域AR2中，设置有栅极布线GL和栅极电极GE。栅极布线GL相对于发射极电极EE，例如设置于半导体基板SS的外周侧。栅极布线GL与栅极电极GE连接。栅极电极GE的中央部成为用于连接接合导线等的栅极衬垫GP。栅极衬垫GP包括从形成于以覆盖栅极电极GE的方式形成的绝缘膜FPF(参照图4)的开口部OP2露出的部分的栅极电极GE。栅极布线GL和栅极电极GE包括例如以铝作为主要的构成要素的金属膜。

如图1～图6所示，将在半导体基板SS的上表面内相互交叉、优选正交的2个方向设为X轴方向和Y轴方向，将与半导体基板SS的上表面垂直的方向、即上下方向设为Z轴方向。此时，在单元形成区域AR1中，如图2所示，设置有多个单位单元区域LC。多个单位单元区域LC在俯视时，在Y轴方向上分别延伸，并且在X轴方向上周期性地排列。

此外，在本申请说明书中，在俯视时意味着从与半导体基板SS的上表面Sa垂直的方向看去的情况。

各单位单元区域LC具有作为GG型的有源单元区域的有源单元区域LCa、作为EE型的无源单元区域的无源单元区域LCe以及3个无源单元区域LCi。

第1个和第2个无源单元区域LCi在X轴方向上，隔着有源单元区域LCa而在两侧配置。无源单元区域LCe在X轴方向上，隔着第2个无源单元区域LCi而配置于与有源单元区域LCa相反的一侧。第3个无源单元区域LCi在X轴方向上，隔着无源单元区域LCe而配置于与第2个无源单元区域LCi相反的一侧。有源单元区域LCa、无源单元区域LCe以及3个无源单元区域LCi分别在俯视时在Y轴方向上延伸。

优选的是，有源单元区域LCa的宽度Wa比无源单元区域LCi的宽度Wi窄。另外，无源单元区域LCe的宽度We比无源单元区域LCi的宽度Wi窄。

在X轴方向上相邻的2个单位单元区域LC共有1个无源单元区域LCi。因此，单位单元区域LC具有相对于有源单元区域LCa而在X轴方向上的负侧邻接地配置的第1个无源单元区域LCi的正侧的一半的部分LCi1。另外，单位单元区域LC具有在有源单元区域LCa与无源单元区域LCe之间配置的第2个无源单元区域LCi、即部分LCi2。另外，单位单元区域LC具有相对于无源单元区域LCe而在X轴方向上的正侧邻接地配置的第3个无源单元区域LCi的负侧的一半的部分LCi3。

有源单元区域LCa具有配置于有源单元区域LCa与无源单元区域LCi的部分LCi1的边界面的、作为沟槽电极的沟槽栅极电极TG1。另外，有源单元区域LCa具有配置于有源单元区域LCa与无源单元区域LCi的部分LCi2的边界面的、作为沟槽电极的沟槽栅极电极TG2。沟槽栅极电极TG1和TG2与栅极电极GE电连接。

另一方面，无源单元区域LCe具有配置于无源单元区域LCe与无源单元区域LCi的部分LCi2的边界面的、作为沟槽电极的沟槽栅极电极TG3。另外，无源单元区域LCe具有配置于无源单元区域LCe与无源单元区域LCi的部分LCi3的边界面的、作为沟槽电极的沟槽栅极电极TG4。

在有源单元区域LCa中，在p型体区域PB的、半导体基板SS的上表面Sa侧的部分，形成有多个n⁺型发射极区域NE。p型体区域PB是p型的导电类型的半导体区域，n⁺型发射极区域NE是与p型的导电类型不同的n型的导电类型的半导体区域。在有源单元区域LCa中，p型体区域PB在俯视时沿着Y轴方向连续地形成。在有源单元区域LCa中，多个n⁺型发射极区域NE沿着Y轴方向相互空出间隔地配置。

此外，在本申请说明书中，半导体的导电类型是p型意味着仅空穴是电荷载体，或者电子和空穴均可以是电荷载体但空穴的浓度比电子的浓度高，空穴是主要的电荷载体。另外，在本申请说明书中，半导体的导电类型是n型意味着仅电子是电荷载体，或者电子和空穴均可以是电荷载体但电子的浓度比空穴的浓度高，电子是主要的电荷载体。

在有源单元区域LCa中，沿着Y轴方向交替地配置形成有n⁺型发射极区域NE的区域即有源区段LCaa以及未形成n⁺型发射极区域NE的区域(p型体区域PB)即无源区段LCai。

在无源单元区域LCe中，在p型体区域PB的、半导体基板SS的上表面Sa侧的部分，未形成n⁺型发射极区域NE。在无源单元区域LCe中，p型体区域PB在俯视时沿着Y轴方向连续地形成。

在无源单元区域LCi中，设置有p型浮置区域PF。p型浮置区域PF的下表面Sb侧的端部在Z轴方向上，相对于分别形成有沟槽栅极电极TG1、TG2、TG3和TG4的沟槽T1、T2、T3和T4中的任一个的下表面Sb侧的端部，都配置于下表面Sb侧。此时，在无源单元区域LCi的X轴方向上的宽度Wi比有源单元区域LCa的X轴方向上的宽度Wa宽的情况下，也能够确保耐压。另外，在无源单元区域LCi的X轴方向上的宽度Wi比无源单元区域LCe的X轴方向上的宽度We宽的情况下，也能够确保耐压。

此外，在图2所示的例子中，使有源单元区域LCa的X轴方向上的宽度Wa比无源单元区域LCi的X轴方向上的宽度Wi窄，并且使无源单元区域LCe的X轴方向上的宽度We比无源单元区域LCi的X轴方向上的宽度Wi窄。此时，能够进一步提高IGBT的IE效应。

在栅极布线引出区域AR2中，存在以包围单元形成区域AR1的方式设置有例如p型浮置区域PFp的部分。另外，该p型浮置区域PFp经由在接触槽CT的底面露出的部分的p⁺型体接触区域PBCp，与发射极电极EE电连接。

另外，在栅极布线引出区域AR2中配置有栅极布线GL，沟槽栅极电极TG1和TG2从单元形成区域AR1内延伸向该栅极布线GL。并且，在栅极布线引出区域AR2中，在X轴方向上相互相邻的沟槽栅极电极TG1和TG2的端部彼此通过沟槽栅极电极TGz来连接。沟槽栅极电极TGz配置于在俯视时配置有栅极布线GL的区域内。并且，沟槽栅极电极TGz经由连接电极GTG与栅极布线GL电连接。此外，无源单元区域LCi的栅极布线引出区域AR2侧的端部通过端部沟槽栅极电极TGp1来划分。在X轴方向上相互相邻的沟槽栅极电极TG1与沟槽栅极电极TG2也通过端部沟槽栅极电极TGp1来电连接。

另外，在X轴方向上相互相邻的沟槽栅极电极TG3和TG4的端部彼此通过端部沟槽栅极电极TGp2来连接。另外，关于沟槽栅极电极TG3和沟槽栅极电极TG4，除端部沟槽栅极电极TGp2之外，还通过形成于与该沟槽栅极电极TG3和TG4同一层、并且例如由多晶硅膜构成的发射极连接部TGx来电连接。并且，发射极连接部TGx经由形成于发射极连接部TGx的接触槽CT，与发射极电极EE电连接。通过做成这样的构造，能够提高沟槽栅极电极TG3和TG4与发射极电极EE之间的电连接的可靠性。

在本实施方式1中，在有源单元区域LCa中，设置有多个包括p⁺型体接触区域PBC和p⁺型防闭锁区域PLP的p⁺型半导体区域PR。在有源单元区域LCa中，多个p⁺型半导体区域PR分别形成于位于沟槽T1与沟槽T2之间的部分的半导体层SLn中，分别与p型体区域PB接触。

在有源单元区域LCa中，多个p⁺型半导体区域PR在俯视时沿着Y轴方向相互空出间隔地配置。由此，能够降低半导体芯片CHP的导通电压，能够降低将具有电感L的电感器作为负载而连接到IGBT的集电极电极或者发射极电极时的IGBT的开关(以下，也称为“L负载开关”)接通时的开关损失。

此外，在本申请说明书中，将IGBT从截止状态切换到导通状态的开关动作称为“接通”，将IGBT从导通状态切换到截止状态的开关动作称为“断开”。

另外，在有源单元区域LCa中，在p型体区域PB中，形成有多个作为开口部的接触槽CT。多个接触槽CT在俯视时沿着Y轴方向相互空出间隔地配置。多个接触槽CT分别到达配置于有源单元区域LCa的p⁺型体接触区域PBC。

如图2和图6所示，在有源单元区域LCa中，沿着Y轴方向交替地配置形成有p⁺型半导体区域PR的区域即有源区段LCba以及未形成p⁺型半导体区域PR的区域即无源区段LCbi。

优选的是，在本实施方式1中，在有源单元区域LCa中，多个n⁺型发射极区域NE中的各n⁺型发射极区域NE在Y轴方向上，配置于与多个p⁺型半导体区域PR中的各p⁺型半导体区域PR相同的位置。

此外，在本实施方式1中，在无源单元区域LCe中，设置有包括p⁺型体接触区域PBC和p⁺型防闭锁区域PLP的p⁺型半导体区域PR。在无源单元区域LCe中，p⁺型半导体区域PR形成于位于沟槽T3与沟槽T4之间的部分的半导体层SLn中，与p型体区域PB接触。

另外，在无源单元区域LCe中，在p型体区域PB中，形成有作为开口部的接触槽CT。接触槽CT在俯视时沿着Y轴方向连续地形成。接触槽CT到达配置于无源单元区域LCe的p⁺型体接触区域PBC。

接下来，说明作为本实施方式1的半导体装置的半导体芯片中的单位单元区域LC的结构。具体来说，使用图4～图6来说明沿着图3的A－A线、B－B线和C－C线的剖面构造。

如图4～图6所示，半导体基板SS具有作为第1主面的上表面Sa和与上表面Sa相反的一侧的作为第2主面的下表面Sb。在半导体基板SS内形成有n型的半导体层SLn，在相对于半导体层SLn而位于下表面Sb侧的部分的半导体基板SS内，形成有半导体层SLp。

在半导体层SLn中的上层部以外的部分，形成有作为n型的半导体区域的n^－型漂移区域ND。在半导体层SLn与半导体层SLp之间，形成有作为n型的半导体区域的n型场中止(field stop)区域Ns。另外，通过半导体层SLp来形成作为p型的半导体区域的p⁺型集电极区域CL。另外，在半导体基板SS的下表面Sb，形成有p⁺型集电极区域CL、即与半导体层SLp电连接的集电极电极CE。

另一方面，在单元形成区域AR1中，在半导体基板SS的上表面Sa侧、即半导体层SLn的上层部，设置有p型体区域PB。

在有源单元区域LCa与无源单元区域LCi的部分LCi1的边界部的半导体基板SS的上表面Sa侧，形成有作为槽部的沟槽T1。沟槽T1从上表面Sa到达半导体层SLn的中途，并且在俯视时在Y轴方向上延伸。

在沟槽T1的内壁，形成有栅极绝缘膜GI。在沟槽T1的内部，在栅极绝缘膜GI上，以埋入沟槽T1的方式形成有作为沟槽电极的沟槽栅极电极TG1。沟槽栅极电极TG1与栅极电极GE(参照图1)电连接。此外，沟槽栅极电极TG1在俯视时沿着Y轴方向连续地形成。

在有源单元区域LCa与无源单元区域LCi的部分LCi2的边界部的半导体基板SS的上表面Sa侧，形成有作为槽部的沟槽T2。沟槽T2从上表面Sa到达半导体层SLn的中途，与沟槽T1空出间隔地配置，并且在俯视时在Y轴方向上延伸。

在沟槽T2的内壁，形成有栅极绝缘膜GI。在沟槽T2的内部，在栅极绝缘膜GI上，以埋入沟槽T2的方式形成有作为沟槽电极的沟槽栅极电极TG2。沟槽栅极电极TG2与栅极电极GE(参照图1)电连接。此外，沟槽栅极电极TG2在俯视时沿着Y轴方向连续地形成。

在无源单元区域LCe与无源单元区域LCi的部分LCi2的边界部的半导体基板SS的上表面Sa侧，形成有作为槽部的沟槽T3。沟槽T3从上表面Sa到达半导体层SLn的中途，隔着沟槽T2地配置于与沟槽T1相反的一侧，并且在俯视时在Y轴方向上延伸。

在沟槽T3的内壁，形成有栅极绝缘膜GI。在沟槽T3的内部，在栅极绝缘膜GI上，以埋入沟槽T3的方式形成有作为沟槽电极的沟槽栅极电极TG3。沟槽栅极电极TG3与发射极电极EE电连接。此外，沟槽栅极电极TG3在俯视时沿着Y轴方向连续地形成。

在无源单元区域LCe与无源单元区域LCi的部分LCi3的边界部的半导体基板SS的上表面Sa侧，形成有作为槽部的沟槽T4。沟槽T4从上表面Sa到达半导体层SLn的中途，隔着沟槽T3地配置于与沟槽T2相反的一侧，并且在俯视时，在Y轴方向上延伸。

在沟槽T4的内壁，形成有栅极绝缘膜GI。在沟槽T4的内部，在栅极绝缘膜GI上，以埋入沟槽T4的方式形成有作为沟槽电极的沟槽栅极电极TG4。沟槽栅极电极TG4与发射极电极EE电连接。此外，沟槽栅极电极TG4在俯视时沿着Y轴方向连续地形成。

在有源单元区域LCa中，p型体区域PB形成于位于沟槽T1与沟槽T2之间的部分的半导体层SLn，与形成于沟槽T1的内壁的栅极绝缘膜GI以及形成于沟槽T2的内壁的栅极绝缘膜GI接触。另外，在无源单元区域LCe中，p型体区域PB形成于位于沟槽T3与沟槽T4之间的部分的半导体层SLn，与形成于沟槽T3的内壁的栅极绝缘膜GI以及形成于沟槽T4的内壁的栅极绝缘膜GI接触。

在有源单元区域LCa中，p型体区域PB形成于位于沟槽T1与沟槽T2之间的部分的半导体层SLn的上层部。另外，在无源单元区域LCe中，p型体区域PB形成于位于沟槽T3与沟槽T4之间的部分的半导体层SLn的上层部。

如图4所示，在沿着图3的A－A线的剖面，在有源单元区域LCa中，在半导体基板SS的上表面Sa侧形成有作为n⁺型发射极区域NE的n⁺型发射极区域NE1和NE2，但在无源单元区域LCe中，在半导体基板SS的上表面Sa侧未形成n⁺型发射极区域NE。另一方面，如图5所示，在沿着图3的B－B线的剖面，在有源单元区域LCa和无源单元区域LCe的任一区域中，在半导体基板SS的上表面Sa侧都未形成n⁺型发射极区域NE。

在有源单元区域LCa中，多个n⁺型发射极区域NE1在俯视时沿着Y轴方向相互空出间隔地配置，多个n⁺型发射极区域NE2在俯视时沿着Y轴方向相互空出间隔地配置。

n⁺型发射极区域NE1形成于在沟槽T1与沟槽T2之间的、位于沟槽T1侧的部分的半导体层SLn，与p型体区域PB以及形成于沟槽T1的内壁的栅极绝缘膜GI接触。n⁺型发射极区域NE2形成于在沟槽T1与沟槽T2之间的、位于沟槽T2侧的部分的半导体层SLn，与p型体区域PB以及形成于沟槽T2的内壁的栅极绝缘膜GI接触。优选的是，n⁺型发射极区域NE1和NE2形成于p型体区域PB上、即相对于p型体区域PB而位于上表面Sa侧的部分的半导体层SLn。另外，优选的是，多个n⁺型发射极区域NE1中的各n⁺型发射极区域NE1在Y轴方向上，配置于与多个p⁺型半导体区域PR中的各p⁺型半导体区域PR相同的位置，多个n⁺型发射极区域NE2中的各n⁺型发射极区域NE2在Y轴方向上，配置于与多个p⁺型半导体区域PR中的各p⁺型半导体区域PR相同的位置。

在有源单元区域LCa中形成的多个n⁺型发射极区域NE1和多个n⁺型发射极区域NE2与发射极电极EE电连接。

优选的是，在有源单元区域LCa中，在沟槽T1与沟槽T2之间并且位于p型体区域PB的下方的部分的半导体层SLn中，形成有作为n型的半导体区域的n型空穴阻挡区域NHB。n型空穴阻挡区域NHB相对于p型体区域PB而配置于下表面Sb侧。形成于有源单元区域LCa的n型空穴阻挡区域NHB中的n型的杂质浓度高于相对于该n型空穴阻挡区域NHB而位于下表面Sb侧的部分的半导体层SLn(n^－型漂移区域ND)中的n型的杂质浓度。另外，形成于有源单元区域LCa的n型空穴阻挡区域NHB中的n型的杂质浓度低于n⁺型发射极区域NE中的n型的杂质浓度。即，形成于有源单元区域LCa的n型空穴阻挡区域NHB中的n型的杂质浓度低于n⁺型发射极区域NE1和NE2的任一区域中的n型的杂质浓度。

另外，在无源单元区域LCe中，在沟槽T3与沟槽T4之间并且位于p型体区域PB的下方的部分的半导体层SLn中，形成有作为n型的半导体区域的n型空穴阻挡区域NHB。n型空穴阻挡区域NHB相对于p型体区域PB而配置于下表面Sb侧。形成于无源单元区域LCe的n型空穴阻挡区域NHB中的n型的杂质浓度高于相对于该n型空穴阻挡区域NHB位于下表面Sb侧的部分的半导体层SLn(n^－型漂移区域ND)中的n型的杂质浓度。另外，形成于无源单元区域LCe的n型空穴阻挡区域NHB中的n型的杂质浓度低于形成于有源单元区域LCa的n⁺型发射极区域NE中的n型的杂质浓度。即，形成于无源单元区域LCe的n型空穴阻挡区域NHB中的n型的杂质浓度低于形成于有源单元区域LCa的n⁺型发射极区域NE1和NE2的任一区域中的n型的杂质浓度。

此外，在有源单元区域LCa中，n型空穴阻挡区域NHB也可以与p型体区域PB、形成于沟槽T1的内壁的栅极绝缘膜GI以及形成于沟槽T2的内壁的栅极绝缘膜GI接触。另外，在无源单元区域LCe中，n型空穴阻挡区域NHB也可以与p型体区域PB、形成于沟槽T3的内壁的栅极绝缘膜GI以及形成于沟槽T4的内壁的栅极绝缘膜GI接触。由此，在n^－型漂移区域ND内累积的空穴在有源单元区域LCa和无源单元区域LCe中，不易排出到发射极电极EE，所以，能够提高IE效应。

在无源单元区域LCi中，在半导体基板SS的上表面Sa侧，在p型体区域PB的下方，设置有作为p型的半导体区域的p型浮置区域PF。即，在无源单元区域LCi的部分LCi1中，p型浮置区域PF形成于隔着沟槽T1而位于与沟槽T2相反的一侧的部分的半导体层SLn。另外，在无源单元区域LCi的部分LCi2中，p型浮置区域PF形成于位于沟槽T2与沟槽T3之间的部分的半导体层SLn。另外，在无源单元区域LCi的部分LCi3中，p型浮置区域PF形成于隔着沟槽T4而位于与沟槽T3相反的一侧的部分的半导体层SLn。

将作为集电极·发射极间电压的电压VCE的正向上的饱和电压称为电压VCE(sat)。此时，为了减小电压VCE(sat)，需要提高IE效应。另一方面，在使用后述的图30来说明的逆变器中，在由于错误动作等而负载短路的情况下，对IGBT施加大的电压，或者在IGBT中流过大的短路电流，但要求在直至保护电路断路的期间内IGBT不破损。此处，在变成负载短路的状态并且在IGBT中流过短路电流时，IGBT不破损而耐受住的时间被称为负载短路耐量。

为了提高负载短路耐量，需要减小对IGBT施加的能量、即减小在IGBT中流过的饱和电流。为了减小饱和电流，需要减小n⁺型发射极区域NE的面积，为了减小n⁺型发射极区域NE的面积，考虑2种方法。

第1种方法是在Y轴方向上对n⁺型发射极区域NE进行间拔的方法，但电压VCE(sat)变大。

第2种方法是本实施方式中的方法，是通过设置p型浮置区域PF而在X轴方向上对n⁺型发射极区域NE进行间拔的方法。由此，作为载流子的空穴的排出路径变窄，IE效应提高。即，p型浮置区域PF用于通过在X轴方向上对n⁺型发射极区域NE进行间拔来提高负载短路耐量。

如上所述，在无源单元区域LCi的部分LCi1中，p型浮置区域PF的下表面Sb侧的端部在Z轴方向上，相对于沟槽T1的下表面Sb侧的端部而配置于下表面Sb侧。另外，在无源单元区域LCi的部分LCi2中，p型浮置区域PF的下表面Sb侧的端部在Z轴方向上，相对于沟槽T2的下表面Sb侧的端部和沟槽T3的下表面Sb侧的端部中的任一方，都配置于下表面Sb侧。另外，在无源单元区域LCi的部分LCi3中，p型浮置区域PF的下表面Sb侧的端部在Z轴方向上，相对于沟槽T4的下表面Sb侧的端部而配置于下表面Sb侧。

如上所述，优选的是，在部分LCi1中，p型浮置区域PF与形成于沟槽T1的内壁的栅极绝缘膜GI接触。另外，优选的是，在部分LCi2中，p型浮置区域PF与形成于沟槽T2的内壁的栅极绝缘膜GI和形成于沟槽T3的内壁的栅极绝缘膜GI均接触。另外，优选的是，在部分LCi3中，p型浮置区域PF与形成于沟槽T4的内壁的栅极绝缘膜GI接触。

如图4和图5所示，分别在有源单元区域LCa、无源单元区域LCe以及无源单元区域LCi的部分LCi1、LCi2和LCi3中，在半导体基板SS的上表面Sa上，形成有例如由氧化硅等构成的层间绝缘膜IL。分别在有源单元区域LCa、无源单元区域LCe以及无源单元区域LCi的部分LCi1、LCi2和LCi3中，以覆盖p型体区域PB的方式形成层间绝缘膜IL。此外，也可以在半导体基板SS的上表面Sa与层间绝缘膜IL之间，形成绝缘膜IF。

在本实施方式1中，在有源单元区域LCa中，在层间绝缘膜IL和半导体层SLn中，形成有分别贯通层间绝缘膜IL而分别到达半导体层SLn的中途的多个作为开口部的接触槽CT。在有源单元区域LCa中，多个接触槽CT在俯视时沿着Y轴方向相互空出间隔地配置。

因此，在有源单元区域LCa中，如图4所示，在沿着图3的A－A线的剖面，形成有接触槽CT，但如图5所示，在沿着图3的B－B线的剖面，未形成接触槽CT。

另一方面，在无源单元区域LCe中，在层间绝缘膜IL和半导体层SLn中，形成有分别贯通层间绝缘膜IL而到达半导体层SLn的中途的作为开口部的接触槽CT。在无源单元区域LCe中，接触槽CT在俯视时沿着Y轴方向连续地形成。

在有源单元区域LCa中，如图4所示，在多个接触槽CT各自的底面露出的部分的p型体区域PB中，形成有作为p型的半导体区域的p⁺型体接触区域PBC。另外，在p⁺型体接触区域PBC的下方，形成有p⁺型防闭锁区域PLP。通过p⁺型体接触区域PBC和p⁺型防闭锁区域PLP来形成p⁺型半导体区域PR。

即，在有源单元区域LCa中，p⁺型半导体区域PR包括p⁺型体接触区域PBC和p⁺型防闭锁区域PLP。在有源单元区域LCa中，p⁺型体接触区域PBC中的p型的杂质浓度高于p⁺型防闭锁区域PLP中的p型的杂质浓度。

另一方面，在无源单元区域LCe中，在接触槽CT的底面露出的部分的p型体区域PB中，形成有作为p型的半导体区域的p⁺型体接触区域PBC。另外，在p⁺型体接触区域PBC的下方，形成有p⁺型防闭锁区域PLP。通过p⁺型体接触区域PBC和p⁺型防闭锁区域PLP来形成p⁺型半导体区域PR。

即，在无源单元区域LCe中，p⁺型半导体区域PR包括p⁺型体接触区域PBC和p⁺型防闭锁区域PLP。在无源单元区域LCe中，p⁺型体接触区域PBC中的p型的杂质浓度高于p⁺型防闭锁区域PLP中的p型的杂质浓度。

在有源单元区域LCa中，在多个接触槽CT的各接触槽CT露出的部分的p型体区域PB分别形成多个p⁺型半导体区域PR。另外，在无源单元区域LCe中，p⁺型半导体区域PR形成于在接触槽CT露出的部分的p型体区域PB。

在有源单元区域LCa中，如图4所示，多个p⁺型半导体区域PR形成于位于沟槽T1与沟槽T2之间的部分的半导体层SLn。另外，在无源单元区域LCe中，p⁺型半导体区域PR形成于位于沟槽T3与沟槽T4之间的部分的半导体层SLn。

在有源单元区域LCa中，多个p⁺型半导体区域PR各自中的p型的杂质浓度高于p型体区域PB中的p型的杂质浓度，在无源单元区域LCe中，p⁺型半导体区域PR中的p型的杂质浓度高于p型体区域PB中的p型的杂质浓度。另外，在有源单元区域LCa中，多个p⁺型半导体区域PR在俯视时沿着Y轴方向相互空出间隔地配置，在无源单元区域LCe中，p⁺型半导体区域PR在俯视时沿着Y轴方向连续地形成。

在有源单元区域LCa中，形成有分别埋入到多个接触槽CT的各接触槽CT的多个连接电极CP。另外，在无源单元区域LCe中，形成有埋入到接触槽CT的连接电极CP。

在有源单元区域LCa中，多个连接电极CP分别与n⁺型发射极区域NE和p⁺型半导体区域PR接触。因此，在有源单元区域LCa中，n⁺型发射极区域NE和多个p⁺型半导体区域PR经由多个连接电极CP与发射极电极EE电连接。

在无源单元区域LCe中，连接电极CP与p⁺型半导体区域PR接触。因此，在无源单元区域LCe中，p⁺型半导体区域PR经由连接电极CP与发射极电极EE电连接。

在有源单元区域LCa中，在相互连接的连接电极CP和p⁺型半导体区域PR的组中，连接电极CP与p⁺型半导体区域PR中包括的p⁺型体接触区域PBC接触。由此，在有源单元区域LCa中，能够降低连接电极CP与p⁺型半导体区域PR的接触电阻。

另外，在无源单元区域LCe中，连接电极CP与p⁺型半导体区域PR中包括的p⁺型体接触区域PBC接触。由此，在无源单元区域LCe中，能够降低连接电极CP与p⁺型半导体区域PR的接触电阻。

如图4和图5所示，在层间绝缘膜IL上，设置有由例如以铝作为主要的构成要素的金属膜构成的发射极电极EE。发射极电极EE在有源单元区域LCa中，经由接触槽CT，与n⁺型发射极区域NE和p⁺型体接触区域PBC连接。另外，发射极电极EE在无源单元区域LCe中，经由接触槽CT，与p⁺型体接触区域PBC连接。如图4和图5所示的例子中，连接电极CP与发射极电极EE一体地形成。

在发射极电极EE上，还形成有例如由聚酰亚胺系的有机绝缘膜等构成的作为钝化膜的绝缘膜FPF。

在有源单元区域LCa中，通过集电极电极CE、p⁺型集电极区域CL、n^－型漂移区域ND、p型体区域PB、多个p⁺型半导体区域PR、n⁺型发射极区域NE、沟槽栅极电极TG1和TG2以及形成于沟槽T1和T2各自的内壁的栅极绝缘膜GI来形成IGBT。另一方面，在无源单元区域LCe中，未设置n⁺型发射极区域NE，所以未形成IGBT。

此外，在上述专利文献3中公开的技术中，未形成相当于本实施方式1的半导体装置中的p型浮置区域PF的半导体区域。另外，在上述专利文献3中公开的技术中，相当于本实施方式1的半导体装置中的p型体区域PB的半导体区域与本实施方式1不同，在槽间的长边方向上选择性地形成。

<半导体装置的制造方法>

接下来，说明实施方式1的半导体装置的制造方法。图7～图24是示出实施方式1的半导体装置的制造工序的主要部分剖视图。图7～图17、图19和图21～图24与图4同样地，是沿着图3的A－A线的剖视图，图18和图20与图5同样地，是沿着图3的B－B线的剖视图。

以下，以单元形成区域AR1(参照图2)为中心进行说明，但关于栅极布线引出区域AR2(参照图2)，根据需要参照图2。另外，以下，说明包括有源单元区域LCa、无源单元区域LCe和无源单元区域LCi的单位单元区域LC。

此外，单位单元区域LC具有相对于有源单元区域LCa而邻接地配置于X轴方向(参照图4)上的负侧的第1个无源单元区域LCi的正侧的一半的部分LCi1。另外，单位单元区域LC具有配置于有源单元区域LCa与无源单元区域LCe之间的第2个无源单元区域LCi即部分LCi2。另外，单位单元区域LC具有相对于无源单元区域LCe邻接地配置于X轴方向上的正侧的第3个无源单元区域LCi的负侧的一半的部分LCi3。

首先，如图7所示，准备包括被导入了例如磷(P)等n型杂质的单晶硅的半导体基板SS。半导体基板SS具有作为第1主面的上表面Sa和与上表面Sa相反的一侧的作为第2主面的下表面Sb。

能够将半导体基板SS中的n型杂质的杂质浓度设为例如2×10¹⁴cm^－3左右。半导体基板SS在该阶段中，是称为晶片的平面大致圆形形状的半导体的薄板。能够将半导体基板SS的厚度设为例如450μm～1000μm左右。

此外，将半导体基板SS中的、相对于形成n型场中止区域Ns(参照图4)的半导体层的上表面Sa侧的半导体层设为半导体层SLn。半导体层SLn是n型的半导体层。因此，在准备半导体基板SS时，在半导体基板SS内，形成有n型的半导体层SLn。

接下来，在半导体基板SS的整个上表面Sa上，通过涂覆等来形成n型空穴阻挡区域导入用的抗蚀剂膜R1，通过通常的光刻法进行图案化。将图案化了的抗蚀剂膜R1作为掩模，例如通过离子注入，将n型杂质导入到半导体基板SS的上表面Sa，形成n型空穴阻挡区域NHB。作为此时的离子注入条件，能够例示例如将离子种类设为磷(P)、将剂量设为6×10¹²cm^－2左右、将注入能量设为80KeV左右的离子注入条件来作为适合的条件。其后，通过灰化等，去除不再需要的抗蚀剂膜R1。

接下来，如图8所示，在半导体基板SS的上表面Sa上，通过涂覆等来形成p型浮置区域导入用的抗蚀剂膜R2，通过通常的光刻法来进行图案化。将图案化了的抗蚀剂膜R2作为掩模，例如通过离子注入，将p型杂质导入到半导体基板SS的上表面Sa，从而形成p型浮置区域PF。作为此时的离子注入条件，能够例示例如将离子种类设为硼(B)、将剂量设为3.5×10¹³cm^－2左右、将注入能量设为75KeV左右的离子注入条件来作为适合的条件。其后，通过灰化等，去除不再需要的抗蚀剂膜R2。此外，当在单元形成区域AR1(参照图2)中形成p型浮置区域PF时，例如在栅极布线引出区域AR2(参照图2)中，形成p型浮置区域PFp。

接下来，如图9所示，在半导体基板SS的上表面Sa上，例如通过CVD(Chemical Vapor Deposition，化学气相沉积)法等，例如对由氧化硅构成的硬掩模膜HM进行成膜。硬掩模膜HM的厚度是例如450nm左右。

接下来，如图9所示，在半导体基板SS的上表面Sa上，通过涂覆等来形成硬掩模膜加工用的抗蚀剂膜R3，通过通常的光刻法来进行图案化。将图案化了的抗蚀剂膜R3作为掩模，例如通过干法蚀刻，对硬掩模膜HM进行图案化。

其后，如图10所示，通过灰化等，去除不再需要的抗蚀剂膜R3。

接下来，如图11所示，使用图案化了的硬掩模膜HM，例如通过各向异性干法蚀刻，形成沟槽T1、T2、T3和T4。此时，形成从半导体基板SS的上表面Sa到达半导体层SLn的中途、并且在俯视时在Y轴方向(参照图4)上延伸的沟槽T1。另外，形成从半导体基板SS的上表面Sa到达半导体层SLn的中途、在俯视时与沟槽T1空出间隔地配置、并且在Y轴方向上延伸的沟槽T2。另外，形成从半导体基板SS的上表面Sa到达半导体层SLn的中途、隔着沟槽T2地配置于与沟槽T1相反的一侧、并且在俯视时在Y轴方向上延伸的沟槽T3。另外，形成从半导体基板SS的上表面Sa到达半导体层SLn的中途、隔着沟槽T3地配置于与沟槽T2相反的一侧、并且在俯视时在Y轴方向上延伸的沟槽T4。作为该各向异性干法蚀刻的气体，能够例示例如Cl₂/O₂系气体来作为适合的气体。

其后，如图12所示，通过例如使用氢氟酸系的蚀刻液等的湿法蚀刻，去除不再需要的硬掩模膜HM。

接下来，如图13所示，执行针对p型浮置区域PF和n型空穴阻挡区域NHB的延长扩散(例如1200℃，30分钟左右)。此时，以使得p型浮置区域PF的下表面Sb侧的端部在Z轴方向上相对于沟槽T1的下表面Sb侧的端部、沟槽T2的下表面Sb侧的端部、沟槽T3的下表面Sb侧的端部和沟槽T4的下表面Sb侧的端部中的任一方都配置于下表面Sb侧的方式，进行延长扩散。

由此，在隔着沟槽T1而位于与沟槽T2相反的一侧的部分的半导体层SLn中，形成p型浮置区域PF。另外，在位于沟槽T2与沟槽T3之间的部分的半导体层SLn中，形成p型浮置区域PF。另外，在隔着沟槽T4而位于与沟槽T3相反的一侧的部分的半导体层SLn中，形成p型浮置区域PF。

优选的是，隔着沟槽T1而形成于与沟槽T2相反的一侧的p型浮置区域PF与形成于沟槽T1的内壁的栅极绝缘膜GI接触。另外，形成于沟槽T2与沟槽T3之间的p型浮置区域PF与形成于沟槽T2的内壁的栅极绝缘膜GI以及形成于沟槽T3的内壁的栅极绝缘膜GI均接触。另外，隔着沟槽T4而形成于与沟槽T3相反的一侧的p型浮置区域PF与形成于沟槽T4的内壁的栅极绝缘膜GI接触。

隔着沟槽T1而形成于与沟槽T2相反的一侧的p型浮置区域PF的下表面Sb侧的端部在Z轴方向上，相对于沟槽T1的下表面Sb侧的端部而配置于下表面Sb侧。另外，形成于沟槽T2与沟槽T3之间的p型浮置区域PF的下表面Sb侧的端部在Z轴方向上，相对于沟槽T2的下表面Sb侧的端部和沟槽T3的下表面Sb侧的端部的任一方都配置于下表面Sb侧。另外，隔着沟槽T4而形成于与沟槽T3相反的一侧的p型浮置区域PF的下表面Sb侧的端部在Z轴方向上，相对于沟槽T4的下表面Sb侧的端部而配置于下表面Sb侧。

另外，在位于沟槽T1与沟槽T2之间的部分的半导体层SLn和位于沟槽T3与沟槽T4之间的部分的半导体层SLn中，形成n型空穴阻挡区域NHB。优选的是，形成于沟槽T1与沟槽T2之间的n型空穴阻挡区域NHB与形成于沟槽T1的内壁的栅极绝缘膜GI以及形成于沟槽T2的内壁的栅极绝缘膜GI接触。另外，优选的是，形成于沟槽T3与沟槽T4之间的n型空穴阻挡区域NHB与形成于沟槽T3的内壁的栅极绝缘膜GI以及形成于沟槽T4的内壁的栅极绝缘膜GI接触。

另外，在延长扩散时，n型的半导体基板SS中的、不形成p型浮置区域PF和n型空穴阻挡区域NHB的区域成为n^－型漂移区域ND。换言之，n型的半导体层SLn中的、未形成p型浮置区域PF和n型空穴阻挡区域NHB的区域成为n^－型漂移区域ND。此外，在图13所示的工序中，从半导体层SLn的内部到半导体基板SS的下表面Sb地形成n^－型漂移区域ND。

形成于沟槽T1与沟槽T2之间的n型空穴阻挡区域NHB中的n型的杂质浓度高于相对于该n型空穴阻挡区域NHB而位于下表面Sb侧的部分的半导体层SLn、即n^－型漂移区域ND中的n型的杂质浓度。另外，形成于沟槽T1与沟槽T2之间的n型空穴阻挡区域NHB中的n型的杂质浓度低于n⁺型发射极区域NE(参照后述的图17)以及n⁺型发射极区域NE1和NE2(参照后述的图21)各自中的n型的杂质浓度。

形成于沟槽T3与沟槽T4之间的n型空穴阻挡区域NHB中的n型的杂质浓度高于相对于该n型空穴阻挡区域NHB而位于下表面Sb侧的部分的半导体层SLn、即n^－型漂移区域ND中的n型的杂质浓度。另外，形成于沟槽T3与沟槽T4之间的n型空穴阻挡区域NHB中的n型的杂质浓度低于n⁺型发射极区域NE(参照后述的图17)以及n⁺型发射极区域NE1和NE2(参照后述的图21)各自中的n型的杂质浓度。

接下来，如图13所示，例如通过热氧化法等，在半导体基板SS的上表面Sa上以及沟槽T1、T2、T3和T4各自的内壁，形成例如由氧化硅构成的栅极绝缘膜GI。栅极绝缘膜GI的厚度是例如0.12μm左右。

接下来，如图14所示，在半导体基板SS的上表面Sa上以及沟槽T1、T2、T3和T4的内部，例如通过CVD法等，对包括掺杂了磷(P)的多晶硅(Doped Poly-Silicon)的导电膜CF进行成膜。导电膜CF的厚度是例如0.6μm左右。

接下来，如图15所示，例如通过干法蚀刻等，对导电膜CF进行回蚀。由此，在沟槽T1的内部形成隔着栅极绝缘膜GI而埋入的由导电膜CF构成的沟槽栅极电极TG1，在沟槽T2的内部形成隔着栅极绝缘膜GI而埋入的由导电膜CF构成的沟槽栅极电极TG2。另外，在沟槽T3的内部形成隔着栅极绝缘膜GI而埋入的由导电膜CF构成的沟槽栅极电极TG3，在沟槽T4的内部形成隔着栅极绝缘膜GI而埋入的由导电膜CF构成的沟槽栅极电极TG4。

换言之，在栅极绝缘膜GI上，以埋入沟槽T1的方式形成沟槽栅极电极TG1，在栅极绝缘膜GI上，以埋入沟槽T2的方式形成沟槽栅极电极TG2。另外，在栅极绝缘膜GI上，以埋入沟槽T3的方式形成沟槽栅极电极TG3，在栅极绝缘膜GI上，以埋入沟槽T4的方式形成沟槽栅极电极TG4。作为该蚀刻的气体，能够例示例如SF₆气体等来作为适合的气体。

接下来，如图16所示，通过干法蚀刻等，去除沟槽T1、T2、T3和T4的内部以外的栅极绝缘膜GI。

接下来，如图17所示，例如通过热氧化或者CVD法，在半导体基板SS的上表面Sa上，形成包括后续的离子注入用的较薄的氧化硅膜(例如与栅极绝缘膜GI相同程度)的绝缘膜IF。接下来，在半导体基板SS的上表面Sa上，通过通常的光刻法，形成p型体区域导入用的抗蚀剂膜(省略图示)。将该p型体区域导入用的抗蚀剂膜作为掩模，例如通过离子注入，将p型杂质导入到整个单元形成区域AR1(参照图2)及其他需要的部分，从而形成p型体区域PB。

具体来说，在位于沟槽T1与沟槽T2之间的部分的半导体层SLn中，形成与形成于沟槽T1的内壁的栅极绝缘膜GI以及形成于沟槽T2的内壁的栅极绝缘膜GI接触的p型体区域PB。另外，在位于沟槽T3与沟槽T4之间的部分的半导体层SLn中，形成与形成于沟槽T3的内壁的栅极绝缘膜GI以及形成于沟槽T4的内壁的栅极绝缘膜GI接触的p型体区域PB。

作为此时的离子注入条件，能够例示例如将离子种类设为硼(B)、将剂量设为3×10¹³cm^－2左右、将注入能量设为75KeV左右的离子注入条件来作为适合的条件。其后，通过灰化等，去除不再需要的p型体区域导入用的抗蚀剂膜。

进一步地，在半导体基板SS的上表面Sa上，通过通常的光刻法，形成n⁺型发射极区域导入用的抗蚀剂膜(省略图示)。将该n⁺型发射极区域导入用的抗蚀剂膜作为掩模，例如通过离子注入，将n型杂质导入到有源单元区域LCa的p型体区域PB的上层部，从而形成n⁺型发射极区域NE。

具体来说，在位于沟槽T1与沟槽T2之间的部分的半导体层SLn中，形成与形成于沟槽T1的内壁的栅极绝缘膜GI、形成于沟槽T2的内壁的栅极绝缘膜GI和p型体区域PB接触的n⁺型发射极区域NE。此外，在位于沟槽T3与沟槽T4之间的部分的半导体层SLn中，不形成n⁺型发射极区域NE。

作为此时的离子注入条件，能够例示例如将离子种类设为砷(As)、将剂量设为5×10¹⁵cm^－2左右、将注入能量设为80KeV左右的离子注入条件来作为适合的条件。其后，通过灰化等，去除不再需要的n⁺型发射极区域导入用的抗蚀剂膜。

此处，图17所示的剖面相当于沿着图3的A－A线的剖面、即图4所示的剖面。另一方面，在相当于沿着图3的B－B线的剖面即图5所示的剖面的剖面，不形成n⁺型发射极区域NE，所以如图18所示。

接下来，如图19所示，在半导体基板SS的上表面Sa上，例如通过CVD法等，形成例如包括PSG(Phosphsilicate Glass，磷硅酸盐玻璃)膜的层间绝缘膜IL。层间绝缘膜IL隔着绝缘膜IF，以覆盖p型体区域PB的方式形成。层间绝缘膜IL的厚度是例如0.6μm左右。作为该层间绝缘膜IL的材料，除PSG膜之外，还能够例示BPSG(Borophosphsilicate Glass)膜、NSG(Non-doped Silicate Glass，非掺杂硅酸盐玻璃)膜、SOG(Spin-On-Glass，旋涂式玻璃)膜或者它们的复合膜等来作为适合的材料。

此处，图19所示的剖面相当于沿着图3的A－A线的剖面、即图4所示的剖面。另一方面，在相当于沿着图3的B－B线的剖面即图5所示的剖面的剖面，不形成n⁺型发射极区域NE，所以如图20所示。

接下来，如图21所示，在层间绝缘膜IL上，通过通常的光刻法，形成接触槽形成用的抗蚀剂膜(省略图示)。接下来，例如通过各向异性干法蚀刻等，形成接触槽CT。作为该各向异性干法蚀刻中使用的气体，能够例示例如包括Ar气体、CHF₃气体和CF₄气体的混合气体等来作为适合的气体。其后，通过灰化等，去除不再需要的接触槽形成用的抗蚀剂膜。

接下来，如图21所示，例如通过各向异性干法蚀刻，使接触槽CT在半导体基板SS内延长。作为该各向异性干法蚀刻的气体，能够例示例如Cl₂/O₂气体来作为适合的气体。

此处，图21所示的剖面相当于沿着图3的A－A线的剖面、即图4所示的剖面。另一方面，在有源单元区域LCa中，在相当于沿着图3的B－B线的剖面即图5所示的剖面的剖面，不形成接触槽CT。

通过进行图21所示的工序，在有源单元区域LCa中，形成分别贯通层间绝缘膜IL而分别到达p型体区域PB的中途的深度位置的多个作为开口部的接触槽CT。在有源单元区域LCa中，多个接触槽CT在俯视时沿着Y轴方向(参照图4)相互空出间隔地配置。此时，在位于沟槽T1与沟槽T2之间的部分的半导体层SLn中，形成与p型体区域PB和形成于沟槽T1的内壁的栅极绝缘膜GI接触的、作为n⁺型发射极区域NE的n⁺型发射极区域NE1。另外，在位于沟槽T1与沟槽T2之间的部分的半导体层SLn中，形成与p型体区域PB和形成于沟槽T2的内壁的栅极绝缘膜GI接触的、作为n⁺型发射极区域NE的n⁺型发射极区域NE2。

另外，通过进行图21所示的工序，在无源单元区域LCe中，形成贯通层间绝缘膜IL而到达p型体区域PB的中途的深度位置的作为开口部的接触槽CT。在无源单元区域LCe中，接触槽CT在俯视时沿着Y轴方向连续地形成。

接下来，如图22所示，例如通过接触槽CT，将p型杂质进行离子注入，从而形成p⁺型体接触区域PBC。此处，作为离子注入条件，能够例示例如将离子种类设为硼(B)、将剂量设为5×10¹⁵cm^－2左右、将注入能量设为80KeV左右的离子注入条件来作为适合的条件。

同样地，例如通过接触槽CT，将p型杂质进行离子注入，从而形成p⁺型防闭锁区域PLP。此处，作为离子注入条件，能够例示例如将离子种类设为硼(B)、将剂量设为5×10¹⁵cm^－2左右、将注入能量设为80KeV左右的离子注入条件来作为适合的条件。p⁺型体接触区域PBC中的p型的杂质浓度高于p⁺型防闭锁区域PLP中的p型的杂质浓度。另外，通过p⁺型体接触区域PBC和p⁺型防闭锁区域PLP，形成p⁺型半导体区域PR。

此处，如图22所示的剖面相当于沿着图3的A－A线的剖面、即图4所示的剖面。另一方面，在有源单元区域LCa中，在相当于沿着图3的B－B线的剖面即图5所示的剖面的剖面，不形成包括p⁺型体接触区域PBC和p⁺型防闭锁区域PLP的p⁺型半导体区域PR。

通过进行图22所示的工序，在有源单元区域LCa中，在各接触槽CT露出的部分的p型体区域PB中，形成多个p⁺型半导体区域PR。在有源单元区域LCa中，多个p⁺型半导体区域PR在俯视时沿着Y轴方向(参照图4)相互空出间隔地配置。

另外，通过进行图22所示的工序，在无源单元区域LCe中，在接触槽CT露出的部分的p型体区域PB中，形成p⁺型半导体区域PR。在无源单元区域LCe中，p⁺型半导体区域PR在俯视时沿着Y轴方向连续地形成。

即，通过进行图22所示的工序，在位于沟槽T1与沟槽T2之间的部分的半导体层SLn中，形成分别与p型体区域PB接触的多个p⁺型半导体区域PR。另外，在位于沟槽T3与沟槽T4之间的部分的半导体层SLn中，形成与p型体区域PB接触的p⁺型半导体区域PR。在有源单元区域LCa中，多个p⁺型半导体区域PR各自中的p型的杂质浓度高于p型体区域PB中的p型的杂质浓度。另外，在无源单元区域LCe中，p⁺型半导体区域PR中的p型的杂质浓度高于p型体区域PB中的p型的杂质浓度。

在本实施方式1的半导体装置的制造工序中，在有源单元区域LCa中，形成在俯视时沿着Y轴方向(参照图4)相互空出间隔地配置的多个接触槽CT。并且，其后将形成有多个接触槽CT的层间绝缘膜IL作为掩模，能够形成在俯视时沿着Y轴方向相互空出间隔地配置的多个p⁺型半导体区域PR。因此，在本实施方式1的半导体装置的制造工序中，不需要追加准备用于形成多个p⁺型半导体区域PR的掩模，不需要追加进行用于形成多个p⁺型半导体区域PR的光刻法。

接下来，如图23所示，形成发射极电极EE。具体来说，例如按如下步骤执行。首先，例如通过喷镀法，在半导体基板SS的上表面Sa上，作为阻挡金属膜而形成TiW膜。TiW膜的厚度是例如0.2μm左右。TiW膜中的钛的大多部分通过后面的热处理，移动到硅界面而形成硅化物，对接触特性的改进有帮助，但这些过程烦杂，所以在附图中不显示。

接下来，在氮气气氛中执行例如600℃左右、10分钟左右的硅化物退火之后，在整个阻挡金属膜上，以埋入接触槽CT的方式，例如通过喷镀法形成铝系金属膜(例如添加几％的硅，剩余的是铝)。铝系金属膜的厚度是例如5μm左右。

接下来，通过通常的光刻法，形成发射极电极形成用的抗蚀剂膜(省略图示)。接下来，例如通过干法蚀刻，对包括铝系金属膜和阻挡金属膜的发射极电极EE进行图案化。作为该干法蚀刻的气体，能够例示例如Cl₂/BCl₃气体等来作为适合的气体。其后，通过灰化等，去除不再需要的发射极电极形成用的抗蚀剂膜。

此处，图23所示的剖面相当于沿着图3的A－A线的剖面、即图4所示的剖面。另一方面，在沿着图3的B－B线的剖面，在有源单元区域LCa中未形成接触槽CT，所以，如图5所示的剖面所示。

通过进行图23所示的工序，在有源单元区域LCa中，形成分别埋入到多个接触槽CT的内部的多个连接电极CP和形成于层间绝缘膜IL上的发射极电极EE。在有源单元区域LCa中，多个连接电极CP在俯视时沿着Y轴方向(参照图4)相互空出间隔地配置。另外，通过进行图23所示的工序，在无源单元区域LCe中，形成埋入到接触槽CT的内部的连接电极CP和形成于层间绝缘膜IL上的发射极电极EE。在无源单元区域LCe中，连接电极CP在俯视时沿着Y轴方向连续地形成。

发射极电极EE经由形成于有源单元区域LCa的多个连接电极CP而与形成于有源单元区域LCa的n⁺型发射极区域NE1和NE2以及多个p⁺型半导体区域PR电连接。另外，发射极电极EE经由形成于无源单元区域LCe的连接电极CP而与形成于无源单元区域LCe的p⁺型半导体区域PR电连接。此外，在形成发射极电极EE时，也可以形成与沟槽栅极电极TG1和TG2电连接的栅极电极GE(参照图1)。

此外，当在单元形成区域AR1(参照图2)中形成发射极电极EE时，能够在栅极布线引出区域AR2(参照图2)中形成栅极布线GL和栅极电极GE(参照图1)。

接下来，如图23所示，在发射极电极EE上，形成包括例如以聚酰亚胺作为主要成分的有机膜等的作为钝化膜的绝缘膜FPF。绝缘膜FPF的厚度是例如2.5μm左右。

接下来，通过通常的光刻法，形成开口部形成用的抗蚀剂膜(省略图示)。接下来，例如通过干法蚀刻，对绝缘膜FPF进行图案化，形成贯通绝缘膜FPF而到达发射极电极EE的开口部OP1(参照图1)，形成由在开口部OP1露出的部分的发射极电极EE构成的发射极衬垫EP(参照图1)。另外，其后，通过灰化等，去除不再需要的开口部形成用的抗蚀剂膜。

此外，当在单元形成区域AR1(参照图1)中在发射极电极EE上形成绝缘膜FPF时，在栅极布线引出区域AR2(参照图1)中在栅极电极GE(参照图1)上形成绝缘膜FPF。另外，当在单元形成区域AR1(参照图1)中形成开口部OP1时，在栅极布线引出区域AR2(参照图1)中，形成贯通绝缘膜FPF而到达栅极电极GE的开口部OP2(参照图1)，形成由在开口部OP2露出的部分的栅极电极GE构成的栅极衬垫GP。

接下来，如图24所示，通过对半导体基板SS的下表面Sb实施背面研磨处理，根据需要，将例如800μm左右的厚度薄膜化到例如30μm～200μm左右。例如如果耐压为600V左右，则最终厚度是70μm左右。由此，在该薄膜化了的半导体基板SS中，在相对于半导体层SLn而位于下表面Sb侧的部分的半导体基板SS内，形成半导体层SLp。另外，根据需要，还实施用于去除下表面Sb的损伤的化学蚀刻等。

此时，将薄膜化了的半导体基板SS中的、作为相对于形成n型场中止区域Ns(参照图4)的半导体层的下表面Sb侧的半导体层的、形成p⁺型集电极区域CL(参照图4)的半导体层设为半导体层SLp。

接下来，如图4所示，在半导体基板SS的下表面Sb，例如通过离子注入而导入n型杂质，从而形成n型场中止区域Ns。此处，作为离子注入条件，能够例示例如将离子种类设为磷(P)、将剂量设为7×10¹²cm^－2左右、将注入能量设为350KeV左右的离子注入条件来作为适合的条件。其后，根据需要，为了进行杂质活化，对半导体基板SS的下表面Sb实施激光退火等。

接下来，在半导体基板SS的下表面Sb，例如通过离子注入而导入p型杂质，从而形成p⁺型集电极区域CL。此处，作为离子注入条件，能够例示例如将离子种类设为硼(B)、将剂量设为1×10¹³cm^－2左右、将注入能量设为40KeV左右的离子注入条件来作为适合的条件。其后，根据需要，为了进行杂质活化，对半导体基板SS的下表面Sb实施激光退火等。

即，在形成p⁺型集电极区域CL的工序中，在相对于半导体层SLn而位于下表面Sb侧的部分的半导体基板SS内，形成p型的半导体层SLp，通过p型的半导体层SLp来形成p⁺型集电极区域CL。

接下来，例如通过喷镀法，在半导体基板SS的下表面Sb，形成与半导体层SLp即p⁺型集电极区域CL电连接的集电极电极CE。其后，通过切割等，分割成半导体基板SS的芯片区域，根据需要，密封成封装体，从而本实施方式1的半导体装置完成。

<GG构造、EGE构造和GGEE构造的特征>

接下来，说明GG构造、EGE构造和GGEE构造的特征。

此处，GG构造意味着具有GG型的有源单元区域的IGBT的构造，GGEE构造意味着具有GG型的有源单元区域和EE型的无源单元区域的IGBT的构造。此外，如上所述，在GG型的有源单元区域中，相互空出间隔地配置的2个沟槽栅极电极分别与栅极电极电连接。另外，在EE型的无源单元区域中，相互空出间隔地配置的2个沟槽栅极电极分别与发射极电极电连接。

另一方面，虽然省略图示，但EGE构造意味着具有EGE型(发射极－栅极－发射极型)的有源单元区域的IGBT的构造。此外，在EGE型的有源单元区域中，相互空出间隔地排列的3个沟槽栅极电极中的、配置于中央的沟槽栅极电极与栅极电极电连接，配置于两端的2个沟槽栅极电极分别与发射极电极电连接。

在GG构造中，不形成使用后述的图28来说明的p沟道型的寄生MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)，没有基于寄生MOSFET的载流子即空穴的排出，所以，与EGE构造和GGEE构造相比，IE效应较大。但是，在GG构造中，浮置区域和与栅极电极电连接的沟槽栅极电极相邻，所以伴随着浮置区域的电位的变动，有可能产生向栅极电极的位移电流，栅极电压变动。

在EGE构造中，形成p沟道型的寄生MOSFET，通过寄生MOSFET容易排出载流子即空穴，能够高速地进行断开的开关动作。另外，在EGE构造中，浮置区域和与栅极电极连接的沟槽栅极电极通过与发射极电极连接的沟槽栅极电极而被遮断，与GG构造相比，不易产生向栅极电极的位移电流。另外，在EGE构造中，通过设置与发射极电极连接的沟槽栅极电极，能够降低在栅极电极中蓄积的电荷量Qg，能够使开关动作高速化。但是，在EGE构造中，通过寄生MOSFET来排出空穴，从而与GG构造相比，IE效应较小。

在GGEE构造中，相比于浮置区域和与栅极电极连接的沟槽栅极电极通过与发射极电极连接的沟槽栅极电极而被遮断的EGE构造，更容易流过向栅极电极的位移电流，稳定性比EGE构造低。但是，在GGEE构造中，通过形成p沟道型的寄生MOSFET的EE型的无源单元区域，容易排出载流子即空穴，在接通的开关动作时，抑制浮置区域的电位的变动，抑制向栅极电极的位移电流的产生。另外，在GGEE构造中，能够以使输入电容Cies变大的方式进行调整，所以在IGBT的开关速度可以小的情况等下，GGEE构造是有效的。

<比较例的半导体装置>

接下来，说明比较例的半导体装置。比较例的半导体装置也与实施方式1的半导体装置同样地，具备具有GG型的有源单元区域和EE型的无源单元区域的IGBT。

图25和图26是比较例的半导体装置的主要部分俯视图。图27是比较例的半导体装置的主要部分剖视图。图27是沿着图26的C－C线的剖视图。此外，沿着图26的A－A线的剖视图与图4所示的剖视图相同。另外，沿着图26的B－B线的剖视图除了未设置n⁺型发射极区域NE这一点之外，与图4所示的剖视图相同。

在比较例的半导体装置中，与实施方式1的半导体装置同样地，各单位单元区域LC具有作为GG型的有源单元区域的有源单元区域LCa、作为EE型的无源单元区域的无源单元区域LCe和3个无源单元区域LCi。另外，在比较例的半导体装置中，与实施方式1的半导体装置同样地，在有源单元区域LCa中，形成有多个n⁺型发射极区域NE。

另一方面，在比较例中，与实施方式1不同，在有源单元区域LCa中，p⁺型半导体区域PR沿着Y轴方向连续地形成。另外，在有源单元区域LCa中，在p型体区域PB中，作为开口部的接触槽CT沿着Y轴方向连续地形成。接触槽CT到达配置于有源单元区域LCa的p⁺型体接触区域PBC。

此外，在比较例中，与实施方式1同样地，在无源单元区域LCe中，p⁺型半导体区域PR沿着Y轴方向连续地形成。接触槽CT到达配置于无源单元区域LCe的p⁺型体接触区域PBC。

图28是示出比较例的半导体装置中的p沟道型的寄生MOSFET的剖视图。

如图28所示，在比较例的半导体装置中，在EE型的无源单元区域LCe中，形成有p沟道型的寄生MOSFET2。此外，在作为寄生MOSFET而设置由MOSFET以外的各种MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)构成的寄生MISFET的情况下也相同。

如上所述，在具有GG型的有源单元区域和EE型的无源单元区域的GGEE构造中，通过EE型的无源单元区域，容易排出载流子即空穴，抑制接通的开关动作时的浮置区域的电位的变动，抑制向栅极电极的位移电流的产生。

即，在比较例的半导体装置中，在导通状态下，在GG型的有源单元区域LCa中，为了提高IE效应而累积载流子，但为了使得在断开时容易排出在导通状态下累积的载流子，比较例的半导体装置除GG型的有源单元区域LCa之外，还具有EE型的无源单元区域LCe。即，为了使得在断开时容易排出在导通状态下累积的载流子，设置EE型的无源单元区域LCe。

在L负载开关断开时，首先，伴随着断开，作为集电极·发射极间电压的电压VCE上升。此时，p沟道型的寄生MOSFET2的沟道区域反转成p型。然后，p型浮置区域PF和n^－型漂移区域ND中累积的作为载流子的空穴经由p沟道型的寄生MOSFET2而排出。通过以上的动作，所累积的空穴迅速地排出，所以，比较例的半导体装置与不设置EE型的无源单元区域LCe的半导体装置相比，在断开时更容易排出在导通状态下累积的载流子。

然而，在设置有无源单元区域LCe的情况下，与未设置无源单元区域LCe的情况相比，在导通状态下，有可能抑制IE效应，导通电压有可能增加。

另外，在设置有EE型的无源单元区域LCe的情况下，与未设置EE型的无源单元区域LCe的情况相比，n^－型漂移区域ND中累积的空穴在L负载开关接通时，更容易经由设置于EE型的无源单元区域LCe的p沟道型的寄生MOSFET2而排出。因此，在比较例的半导体装置中，与未设置EE型的无源单元区域LCe的情况相比，在L负载开关接通时，有可能抑制IE效应，开关损失有可能增加。

如图26和图27所示，在比较例的半导体装置中，在GG型的有源单元区域LCa中，p⁺型体接触区域PBC在俯视时在Y轴方向上连续地形成，在Y轴方向上配置于任意位置的部分的p⁺型体接触区域PBC都与发射极电极EE接触。因此，在比较例的半导体装置中，在Y轴方向上配置于任意位置的部分的p型体区域PB都经由该部分上的p⁺型体接触区域PBC而与发射极电极EE电连接。因此，如图27的路径PT101所示，在比较例的半导体装置中，在GG型的有源单元区域LCa中，从在Y轴方向上配置于任意位置的部分的n^－型漂移区域ND都有空穴排出到发射极电极EE。

在这样的情况下，与未设置EE型的无源单元区域LCe的情况相比，在导通状态下，也抑制IE效应，导通电压增加。另外，与未设置EE型的无源单元区域LCe的情况相比，在L负载开关接通时，抑制IE效应，开关损失增加。

<本实施方式的主要特征和效果>

实施方式1中的EE型的无源单元区域LCe与比较例中的EE型的无源单元区域LCe相同，所以，在实施方式1的半导体装置也设置图28所示的寄生MOSFET。根据该观点，也认为在实施方式1的半导体装置中，如果与未设置EE型的无源单元区域LCe的情况相比，则在导通状态和L负载开关接通时，也更容易抑制IE效应。

然而，在本实施方式1的半导体装置中，在GG型的有源单元区域LCa中，多个p⁺型体接触区域PBC在俯视时沿着Y轴方向相互空出间隔地配置。并且，相互空出间隔地配置的多个p⁺型体接触区域PBC分别与发射极电极EE接触。

因此，在本实施方式1的半导体装置中，并非在Y轴方向上配置于所有位置的部分的p型体区域PB都经由p⁺型体接触区域PBC而与发射极电极EE电连接。即，在本实施方式1的半导体装置中，如图6的路径PT1所示，在GG型的有源单元区域LCa中，空穴仅从一部分n^－型漂移区域ND排出到发射极电极EE。

因此，在本实施方式1的半导体装置中，与比较例的半导体装置相比，能够防止在导通状态下抑制IE效应，并且防止导通电压增加。另外，在本实施方式1的半导体装置中，与比较例的半导体装置相比，在L负载开关接通时，能够防止抑制IE效应，并且防止开关损失增加。

即，在本实施方式1中，抑制在n^－型漂移区域ND中累积的空穴从GG型的有源单元区域LCa排出的排出量。由此，能够调整n^－型漂移区域ND中累积的空穴在L负载开关时经由设置于EE型的无源单元区域LCe的p沟道型的寄生MOSFET2而排出时的排出量。并且，在本实施方式1中，能够防止作为在设置有EE型的无源单元区域LCe的情况下的课题的、导通电压的增加以及L负载开关接通时的开关损失的增加中的任一者。换言之，在本实施方式1中，通过抑制n^－型漂移区域ND中累积的空穴从GG型的有源单元区域LCa排出的排出量，从而提高在n^－型漂移区域ND中累积载流子的IE效应。并且，在本实施方式1中，能够使得在断开时也容易排出载流子，同时防止导通电压的增加以及L负载开关接通时的开关损失的增加中的任一者。

此外，在本实施方式1中，也可以一并地使各半导体区域中的导电类型变成相反的导电类型(在以下的变形例和实施方式2中也相同)。

<实施方式1的半导体装置的变形例>

在实施方式1的半导体装置中，在GG型的有源单元区域LCa中，在p型体区域PB的下方，形成有作为n型的半导体区域的n型空穴阻挡区域NHB，在EE型的无源单元区域LCe中，在p型体区域PB的下方，形成有作为n型的半导体区域的n型空穴阻挡区域NHB。

另一方面，形成于EE型的无源单元区域LCe的n型空穴阻挡区域NHB中的n型的杂质浓度也可以低于形成于GG型的有源单元区域LCa的n型空穴阻挡区域NHB中的n型的杂质浓度。作为实施方式1的半导体装置的变形例来说明这样的例子。

图29是实施方式1的变形例的半导体装置的主要部分剖视图。此外，实施方式1的变形例的半导体装置的主要部分俯视图与图3所示的主要部分俯视图相同，所以，图29是沿着图3的A－A线的剖视图。

在本变形例的半导体装置中，除了形成于EE型的无源单元区域LCe的n型空穴阻挡区域NHB中的n型的杂质浓度低于形成于GG型的有源单元区域LCa的n型空穴阻挡区域NHB中的n型的杂质浓度这一点之外，具有与实施方式1的半导体装置相同的构造。因此，本变形例的半导体装置具有与实施方式1的半导体装置具有的效果相同的效果。

如图29所示，在本变形例中，也与实施方式1同样地，分别在有源单元区域LCa和无源单元区域LCe中，在p型体区域PB的下方，形成有作为n型的半导体区域的n型空穴阻挡区域NHB。

形成于有源单元区域LCa的n型空穴阻挡区域NHB中的n型的杂质浓度高于相对于该n型空穴阻挡区域NHB而位于下表面Sb侧的部分的半导体层SLn(n^－型漂移区域ND)中的n型的杂质浓度。并且，形成于有源单元区域LCa的n型空穴阻挡区域NHB中的n型的杂质浓度低于n⁺型发射极区域NE中的n型的杂质浓度。

另外，形成于无源单元区域LCe的n型空穴阻挡区域NHB中的n型的杂质浓度高于相对于该n型空穴阻挡区域NHB而位于下表面Sb侧的部分的半导体层SLn(n^－型漂移区域ND)中的n型的杂质浓度。并且，形成于无源单元区域LCe的n型空穴阻挡区域NHB中的n型的杂质浓度低于形成于有源单元区域LCa的n⁺型发射极区域NE中的n型的杂质浓度。

另一方面，在本变形例中，与实施方式1不同，形成于无源单元区域LCe的作为n型空穴阻挡区域NHB的n型空穴阻挡区域NHB2中的n型的杂质浓度低于形成于有源单元区域LCa的作为n型空穴阻挡区域NHB的n型空穴阻挡区域NHB1中的n型的杂质浓度。

在本变形例中，为了提高在n^－型漂移区域ND等中累积的作为载流子的空穴经由p沟道型的寄生MOSFET2(参照图28)而排出的排出效果，使n型空穴阻挡区域NHB2中的n型的杂质浓度低于n型空穴阻挡区域NHB1中的n型的杂质浓度。由此，能够减小形成于无源单元区域LCe的p沟道型的寄生MOSFET2的阈值电压Vth的绝对值。因此，p沟道型的寄生MOSFET2容易变成导通状态，能够提高在n^－型漂移区域ND等中累积的空穴经由p沟道型的寄生MOSFET2而排出的排出效果。

因此，在L负载开关断开时，在EE型的无源单元区域LCe中作为载流子的空穴被排出的排出量多于在GG型有源单元区域LCa中作为载流子的空穴被排出的排出量。另外，在本变形例中，在无源单元区域LCe中，未形成n⁺型发射极区域NE，未形成由npn双极型晶体管构成的寄生双极型晶体管。因此，在本变形例的半导体装置中，在无源单元区域LCe中，不易发生闭锁，所以与实施方式1的半导体装置相比，能够提高RBSOA(Reverse Bias Safe Operating Area，反向偏置安全操作区域)耐量等破损耐量。

此外，在EE型的无源单元区域LCe中，也可以不形成n型空穴阻挡区域NHB。此时，在沟槽T3与沟槽T4之间并且位于p型体区域PB的下方的部分的半导体层SLn中，不形成n型空穴阻挡区域NHB而形成有n^－型漂移区域ND。在这样的情况下，当在GG型的有源单元区域LCa中形成有n型空穴阻挡区域NHB的情况下，也具有与使用图29来说明了的例子相同的效果。

另外，本变形例的半导体装置的制造方法除了使n型空穴阻挡区域NHB2中的n型的杂质浓度低于n型空穴阻挡区域NHB1中的n型的杂质浓度、或者在无源单元区域LCe中不形成n型空穴阻挡区域之外，能够与实施方式1的半导体装置的制造方法相同。

(实施方式2)

在实施方式2中，说明具有多个具备具有GG型的有源单元区域和EE型的无源单元区域的IGBT的半导体芯片、并且将该多个半导体芯片相互并联连接而得到的模块的例子。

图30是示出使用实施方式2的半导体装置的电子系统的一个例子的电路框图。图31是示出作为实施方式2的半导体装置的模块的等价电路图。在图31中，示出图30所示的逆变器INV中包括的6个IGBT模块10中的、与U相PH1对应的2个IGBT模块10。

如图30所示，使用本实施方式2的半导体装置的电子系统具有马达MOT等负载、逆变器INV、控制电路CTC1和控制电路CTC2。这样的电子系统是例如太阳能发电系统或者风力发电系统。作为马达MOT，在这里使用3相马达。3相马达构成为通过相位不同的3相的电压来驱动。控制电路CTC1包括多个功率模块PM1和PM2。

在图30所示的电子系统中，例如太阳能发电系统或者风力发电系统中的发电模块(省略图示)的输出与逆变器INV的输入端子TM1和TM2连接，将该发电模块的直流电压即直流电力供给到逆变器INV。

控制电路CTC1通过例如ECU(Electronic Control Unit：电子控制构件)构成，内置MCU(Micro Controller Unit)那样的控制用的半导体芯片。控制电路CTC1包括多个功率模块PM1和PM2。功率模块PM1和PM2也通过例如ECU来构成，内置MCU那样的控制用的半导体芯片。

控制电路CTC1中包括的多个功率模块PM1和PM2与控制电路CTC2连接。逆变器INV通过该控制电路CTC2来控制。虽然省略图示，但控制电路CTC2包括例如栅极驱动器和光耦合器。控制电路CTC2中包括的栅极驱动器(省略图示)与逆变器INV连接。此时，控制电路CTC2中包括的栅极驱动器(省略图示)与逆变器INV中具备的IGBT的栅极电极连接。

对逆变器INV连接马达MOT，通过逆变器INV将例如从太阳能发电系统或者风力发电系统中的发电模块(省略图示)供给到逆变器INV的直流电压、即直流电力变换成交流电压、即交流电力，并供给到马达MOT。马达MOT通过从逆变器INV供给的交流电压即交流电力来驱动。

在图30所示的例子中，马达MOT是由U相PH1、V相PH2和W相PH3构成的3相马达。因此，逆变器INV也对应于由U相PH1、V相PH2和W相PH3构成的3相。与这样的3相对应的逆变器INV具有共计6组IGBT模块10与二极管模块11的组。

本实施方式2的半导体装置相当于IGBT模块10。另外，IGBT模块10包括多个IGBT芯片12，但该IGBT芯片12相当于半导体芯片CHP(参照图1)。

此外，在马达MOT是2相马达的情况下，具有共计4组逆变器INVIGBT模块10与二极管模块11的组。

将逆变器INV中的、比马达MOT的输入电位更靠电源电位VCC的一侧称为高侧。另外，将逆变器INV中的、比马达MOT的输入电位更靠接地电位GND的一侧称为低侧。在图30所示的例子中，作为高侧的IGBT模块10，使用3个IGBT模块10，作为低侧的IGBT模块，使用3个IGBT模块10。另外，作为高侧的二极管模块11，使用3个二极管模块11，作为低侧的二极管模块11，使用3个二极管模块11。

图30的区域AR4所示的、例如对应于U相的2个IGBT模块10中的高侧的IGBT模块10H如图31所示，具备多个、例如6个由半导体芯片CHP构成的IGBT芯片12。另外，例如对应于U相的2个IGBT模块10中的低侧的IGBT模块10L具备多个、例如6个由半导体芯片CHP构成的IGBT芯片12。在高侧和低侧，多个IGBT芯片12各自的发射极电极EE都相互电连接，多个IGBT芯片12各自的集电极电极CE都相互电连接。

作为IGBT模块10中包括的多个IGBT芯片12中的各IGBT芯片12，能够使用图1～图6所示的实施方式1的半导体装置。

在图30所示的例子中，在由U相PH1、V相PH2和W相PH3构成的3相的各相中，在经由输入端子TM1和TM2而供给到逆变器INV的电源电位VCC与马达MOT的输入电位之间、即在高侧，将IGBT模块10与二极管模块11反并联连接。另外，在由U相PH1、V相PH2和W相PH3构成的3相的各相中，在马达MOT的输入电位与接地电位GND之间、即在低侧，将IGBT模块10与二极管模块11反并联连接。

然后，对6个IGBT模块10中的各IGBT模块10中包括的多个IGBT芯片12各自的栅极电极连接控制电路CTC2，通过该控制电路CTC2来分别控制6个IGBT模块10中包括的多个IGBT芯片12。此外，在6个二极管模块11中的各二极管模块11中，包括多个二极管13，将各IGBT芯片12与各二极管13反并联连接。

通过使用控制电路CTC2来控制流过各IGBT模块10的电流，马达MOT被驱动而旋转。即，使用控制电路CTC2来控制各IGBT模块10的导通、截止，从而能够驱动马达MOT。在这样驱动马达MOT的情况下，需要使IGBT模块10导通、截止，在马达MOT中，包括电感。因此，如果使IGBT模块10截止，则通过马达MOT中包括的电感，产生与IGBT模块10的电流流过的方向相反的反向电流。在IGBT模块10中，不具有使该反向电流流过的功能，所以通过与IGBT模块10反并联地设置二极管模块11，使反向电流回流而将电感中累积的能量释放。

<本实施方式的主要特征和效果>

如上所述，作为本实施方式2的模块即IGBT模块10中包括的多个IGBT芯片12中的各IGBT芯片12，能够使用图1～图6所示的实施方式1的半导体装置。

因此，在本实施方式2的模块中包括的多个IGBT芯片12中，也与实施方式1同样地，与未设置EE型的无源单元区域LCe的情况相比，在导通状态下，能够防止抑制IE效应，并且防止导通电压增加。另外，在本实施方式2的模块中包括的多个IGBT芯片12中，也与实施方式1同样地，与未设置EE型的无源单元区域LCe的情况相比，在L负载开关接通时，能够防止进一步地抑制IE效应，并且防止开关损失增加。

以上，根据实施方式具体地说明了通过本发明者完成的发明，但本发明不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。

符号说明

2 寄生MOSFET

10、10H、10L IGBT模块

11 二极管模块

12 IGBT芯片

13 二极管

AR1 单元形成区域

AR2 栅极布线引出区域

AR3、AR4 区域

CE 集电极电极

CF 导电膜

CHP 半导体芯片

CL p⁺型集电极区域

CP、GTG 连接电极

CT 接触槽

CTC1、CTC2 控制电路

EE 发射极电极

EP 发射极衬垫

FPF、IF 绝缘膜

GE 栅极电极

GI 栅极绝缘膜

GL 栅极布线

GND 接地电位

GP 栅极衬垫

HM 硬掩模膜

IL 层间绝缘膜

INV 逆变器

LC 单位单元区域

LCa 有源单元区域

LCaa、LCba 有源区段

LCai、LCbi 无源区段

LCe、LCi 无源单元区域

LCi1～LCi3 部分

MOT 马达

ND n^－型漂移区域

NE、NE1、NE2 n⁺型发射极区域

NHB、NHB1、NHB2 n型空穴阻挡区域

Ns n型场中止区域

OP1、OP2 开口部

PB p型体区域

PBC，PBCp p⁺型体接触区域

PF、PFp p型浮置区域

PH1 U相

PH2 V相

PH3 W相

PLP p⁺型防闭锁区域

PM1、PM2 功率模块

PR p⁺型半导体区域

PT1 路径

R1～R3 抗蚀剂膜

Sa 上表面

Sb 下表面

SLn、SLp 半导体层

SS 半导体基板

T1～T4 沟槽

TG1～TG4、TGz 沟槽栅极电极

TGp1、TGp2 端部沟槽栅极电极

TGx 发射极连接部

TM1、TM2 输入端子

VCC 电源电位

Wa、We、Wi 宽度