一种用作ESD保护的GGNMOS器件及其制作方法与流程

本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种用作ESD保护的GGNMOS器件及其制作方法。

背景技术：

请参阅图1，图1是现有的一种用于ESD保护的GGNMOS器件。如图1所示，该GGNMOS器件形成于半导体硅衬底10上，其具有栅极(Gate)14和位于栅极两侧的N型掺杂的源端(Source)11和12和漏端(Drain)17和16。在现有用于ESD(静电释放)保护的GGNMOS(栅接地NMOS)器件中，为了提高GGNMOS器件的ESD泄流能力，通常在GGNMOS器件中采用不对称的源端和漏端结构，即对漏端作延展(extension)处理，并且在漏端延展区(drain extension)加入非金属硅化物区15(silicide blocking)来增加漏端的压仓电阻，以改善ESD泄流时的电流分布和泄流均匀性，并可增加二次击穿电流。

但是，在上述的结构中，由于ESD泄流时的电流主要还是在漏端扩散区(drain diffusion)和沟道(channel)的表面流动(如图示箭头所指)，而硅的热导率是栅氧化物的几百倍，因而栅氧层13(Gate oxide)是热的不良导体，硅衬底10(substrate silicon)相对而言则是热的良导体，所以ESD导通电流越靠近漏端扩散区表面和沟道表面，就越不利于ESD泄放电流产生的热量的散发，因而就越容易导致栅氧层13的融化而引起器件的各种失效。

技术实现要素：

本发明的目的在于克服现有技术存在的上述缺陷，提供一种用作ESD保护的GGNMOS器件及其制作方法，以提高GGNMOS(栅接地NMOS)的ESD泄流能力，从而提高GGNMOS器件的ESD保护能力。

为实现上述目的，本发明的技术方案如下：

一种用作ESD保护的GGNMOS器件，包括建立在半导体硅衬底上的栅极，位于栅极两侧的源端和漏端，所述漏端具有NLDD掺杂区和N⁺掺杂区，并朝向源端方向延展，所述NLDD掺杂区在其延展区设有非金属硅化物区，并在所述非金属硅化物区下方设有一P型掺杂区，所述N⁺掺杂区与P型掺杂区间隔设置。

优选地，所述P型掺杂区为P型轻掺杂区。

优选地，所述P型掺杂区与非金属硅化物区具有重叠部分，并形成悬浮的P型轻掺杂区。

优选地，所述P型掺杂区与NLDD掺杂区之间在其延展区形成一个悬浮的反向二极管。

优选地，所述反向二极管的反向击穿电压大于所述N⁺掺杂区与半导体硅衬底中的P阱之间的反向击穿电压。

优选地，所述栅极与半导体硅衬底之间具有栅氧层。

一种上述的用作ESD保护的GGNMOS器件的制作方法，包括以下步骤：

步骤S01：提供一半导体硅衬底，在所述半导体硅衬底中形成P阱；

步骤S02：在所述半导体硅衬底上定义出栅极、源端和具有延展区的漏端区域；

步骤S03：在所述半导体硅衬底上沉积栅氧层和栅极材料，并制作形成栅极，然后，对源端和漏端区域进行NLDD离子注入，形成NLDD掺杂区，并在漏端NLDD掺杂区的延展区通过离子注入形成轻掺杂的悬浮P型掺杂区；

步骤S04：形成栅极侧墙；

步骤S05：对源端和漏端的接触孔接出区域进行N⁺离子注入，形成N⁺掺杂区，以形成源端和漏端；

步骤S06：在漏端NLDD掺杂区的延展区表面形成非金属硅化物区。

优选地，步骤S03中，形成轻掺杂的悬浮P型掺杂区时的离子注入能量范围：1KeV～200KeV，剂量范围：1E12cm^-2～1E16cm^-2。

优选地，步骤S05中，对源端和漏端区域进行N⁺离子注入时，将所形成的漏端的N⁺掺杂区边界限制在漏端的接触孔区，以确保漏端的N⁺掺杂区与P型掺杂区之间具有一定的间隔。

优选地，还包括：

步骤S07：在源端和漏端的N⁺掺杂区之上形成接触孔。

从上述技术方案可以看出，本发明通过在GGNMOS的漏端延展区设置一个P型掺杂区，以与漏端的NLDD掺杂区之间形成一个悬浮的反向二极管，来改变漏端ESD电流的分布，使ESD泄放电流偏离漏端扩散区表面和导通沟道表面，以此来提高GGNMOS的ESD泄流时的散热能力，并以此提升在器件发生回滞效应时的二次击穿电流，另外，本发明通过将漏端N⁺掺杂限制在漏端接触孔的接出区，增加了漏端的压仓电阻，可进一步增加ESD泄流时的均匀性，从而提高GGNMOS器件的ESD保护能力。

附图说明

图1是现有的一种用于ESD保护的GGNMOS器件；

图2是本发明一较佳实施例的一种用作ESD保护的GGNMOS器件结构示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参阅图2，图2是本发明一较佳实施例的一种用作ESD保护的GGNMOS器件结构示意图。如图2所示，本发明的一种用作ESD保护的GGNMOS(栅接地NMOS)器件，建立在半导体硅衬底上，包括位于半导体硅衬底20上的栅极(Gate)24，位于栅极两侧的半导体硅衬底中的源端(Source)21和22和漏端(Drain)27和28。在所述栅极24与半导体硅衬底20之间可按常规设置有栅氧层(Gate Oxide)23。

请参阅图2。在半导体硅衬底20中的源端和漏端下方设有P阱(P well)。与现有技术相同，本发明的GGNMOS器件中同样采用了不对称的源端21、22和漏端27、28结构，即对漏端27、28作了延展处理，使得漏端27、28的面积(宽度)明显大于源端21、22的面积(宽度)。

请参阅图2。所述源端具有NLDD(N^-)掺杂区21和N⁺掺杂区22，其中NLDD掺杂区21构成整个源端扩散区的边界，N⁺掺杂区22构成源极。所述漏端具有NLDD(N^-)掺杂区27和N⁺掺杂区28，其中NLDD掺杂区27构成整个漏端扩散区的边界，N⁺掺杂区28构成漏极。漏端朝向源端的方向延展，即漏端的NLDD掺杂区27和N⁺掺杂区28都朝向源端的方向进行了延展。但是，漏端NLDD掺杂区27的延展区将明显地大于漏端N⁺掺杂区28的延展区，使得在图示漏端扩散区的边界与漏端N⁺掺杂区之间存在一个宽裕的NLDD掺杂区区域。在这个NLDD掺杂区区域，即漏端的NLDD掺杂区在其延展区设有非金属硅化物区26。非金属硅化物区26通常位于漏端NLDD掺杂区27的延展区表面。并且，图示非金属硅化物区26的左边界可以与栅极24的右边界相接；非金属硅化物区26的右边界可以与漏端N⁺掺杂区28的左边界相接。

请继续参阅图2。利用上述的漏端NLDD掺杂区的延展区，在所述非金属硅化物区26的下方设有一P型掺杂区25。该P型掺杂区25可通过掺杂能量和剂量都比较小的离子注入形成，即该P型掺杂区25为轻掺杂的P型掺杂区。因而P型掺杂区25的上端与非金属硅化物区26之间可形成部分重叠；P型掺杂区25的图示下表面以及左右端都位于漏端NLDD掺杂区27的延展区以内。从而，P型掺杂区25成为一个悬浮(floating)的P型轻掺杂区。并且实际上，所述P型掺杂区25与漏端的NLDD掺杂区27之间在其延展区形成了一个悬浮的反向二极管(reverse diode)，即NLDD/P反向二极管。

在形成此NLDD/P反向二极管时，要保证该NLDD/P反向二极管具有较大的反向击穿电压，即应保证该NLDD/P反向二极管的反向击穿电压(reverse breakdown voltage)大于漏端N⁺掺杂区与半导体硅衬底中的P阱之间的反向击穿电压，这可通过控制注入剂量来实现。同时，还要保证形成的NLDD/P反向二极管具有一定的深度，以确保ESD电流尽可能地偏离漏端扩散区表面和沟道表面，有利于器件ESD泄流时的散热，从而提高器件的二次击穿电流。这可通过控制注入能量来实现。

请参阅图2。在进行漏端的N⁺掺杂区注入时，应使得漏端N⁺掺杂区28的边界与P型掺杂区25之间不至于产生重叠。这就要求漏端的N⁺掺杂区28与P型掺杂区25之间应具有一定的间隔。这样，漏端的扩散电阻(non-silicided N type diffusion resistor)会进一步提高，也可使得本发明GGNMOS器件的压仓电阻进一步提高，有利于提高器件发生回滞效应(snapback)时的二次击穿电压和ESD泄放电流的均匀性。

当ESD事件触生时，由于P型掺杂区起到的阻挡作用，ESD泄放电流将主要从漏端扩散区和沟道的底部流向源端(如图2箭头所指)，而不是像现有技术那样，经过漏端扩散区和沟道的表面流向源端，从而使ESD电流更加偏离导通沟道，以此来提高GGNMOS的ESD泄流时的散热能力，并提升在器件发生回滞效应时的二次击穿电流(热击穿电流)，从而提高GGNMOS器件的ESD保护能力。

可以将本发明的上述新型GGNMOS器件应用到ESD保护电路中的例如输入输出端的保护电路中和电源对地的ESD保护电路中，来提升芯片整体的ESD防护能力。

应用本发明可产生以下有益技术效果：

1)有利于增加漏端的压仓电阻，改善ESD泄流时的均匀性和电流分布。

2)有利于改善ESD泄流时漏端的电流分布，使ESD泄放电流尽可能地偏离漏端扩散区表面和沟道表面，有利于ESD泄流时的散热，从而提高ESD器件的二次击穿电流。

上述技术效果可通过对现有技术和本发明进行的TCAD仿真结果、例如通过电流分布图和矢量图对比来实际验证。

下面通过具体实施方式，并结合图2，对本发明的上述用作ESD保护的GGNMOS器件的制作方法进行详细说明。

本发明的一种用作ESD保护的GGNMOS器件的制作方法，可包括以下步骤：

步骤S01：提供一半导体硅衬底20，在所述半导体硅衬底20中通过常规CMOS工艺进行掺杂离子注入，形成P阱和沟道；在进行掺杂离子注入后，对器件进行退火处理，以消除注入产生的缺陷。

步骤S02：在所述半导体硅衬底20上定义出栅极、源端和具有延展区的漏端区域；

步骤S03：可采用常规的半导体工艺，例如CVD工艺，在所述半导体硅衬底20上沉积并形成栅氧层23；接着，在栅氧层上方再继续淀积栅极材料，并通过光刻、刻蚀工艺制作形成栅极24和栅氧层23。然后，采用常规工艺，对源端和漏端区域进行NLDD(N^-)离子注入，形成NLDD(N)掺杂区21、27，并在漏端NLDD掺杂区27的延展区通过离子注入形成轻掺杂的悬浮P型掺杂区25。进行注入后还包括进行退火处理的步骤。上述方法都可以采用现有的公知技术来实现，故在本发明的具体实施方式中不再展开说明。

在形成轻掺杂的悬浮P型掺杂区时，可采用的离子注入工艺为：离子注入能量范围：1KeV～200KeV，剂量范围：1E12cm^-2～1E16cm^-2。此工艺可保证形成的NLDD/P反向二极管具有较大的反向击穿电压，即保证该NLDD/P反向二极管的反向击穿电压大于漏端N⁺掺杂区与半导体硅衬底中的P阱之间的反向击穿电压。同时还可保证形成的NLDD/P反向二极管具有一定的深度，以确保ESD电流尽可能地偏离漏端扩散区表面和沟道表面，有利于器件ESD泄流时的散热，从而提高器件的二次击穿电流。

步骤S04：可采用公知的侧墙工艺，通过光刻、刻蚀工艺制作形成栅极侧墙。具体方法可以采用现有的公知技术来实现，故在本发明的具体实施方式中不再展开说明。

步骤S05：可采用常规工艺，对源端和漏端的接触孔接出区域进行N⁺离子注入(即进行源/漏注入)，形成N⁺掺杂区22、28，并退火，从而形成源端和漏端。

在进行N⁺源/漏注入时，应在布局(layout)中将漏端的N⁺掺杂区域仅仅限制在漏端的接触孔区，从而确保漏端的N⁺掺杂区28与P型掺杂区25之间不至于产生重叠，并具有一定的间隔。

步骤S06：可采用常规工艺，在漏端NLDD掺杂区27的延展区表面形成非金属硅化物区26。

还可包括：

步骤S07：可采用常规后道工艺，在源端和漏端的N⁺掺杂区22、28之上继续制作形成源/漏接触孔，以及进行金属互连工艺等。

综上所述，本发明通过在GGNMOS的漏端延展区设置一个P型掺杂区，以与漏端的NLDD掺杂区之间形成一个悬浮的反向二极管，来改变漏端ESD电流的分布，使ESD泄放电流偏离漏端扩散区表面和导通沟道表面，以此来提高GGNMOS的ESD泄流时的散热能力，并提升在器件发生回滞效应时的二次击穿电流，另外，本发明通过将漏端N⁺掺杂限制在漏端接触孔的接出区，增加了漏端的压仓电阻，可进一步增加ESD泄流时的均匀性，从而提高GGNMOS器件的ESD保护能力。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。