带ESD的沟槽型MOSFET器件及其制造方法与流程

本发明涉及半导体集成电路领域，特别是涉及一种带ESD的沟槽型MOSFET器件，本发明还涉及该器件的制造方法。

背景技术：

功率MOSFET是将微电子技术和电力电子技术融合起来的新一代功率半导体器件。因其具有输入阻抗高、开关速度快、输出电流大和热稳定性好、安全工作区宽等优点，在电子设备中得到广泛应用。低压沟槽MOSFET器件的工作方式不同于一般电路的工作情况，器件既要防止静电造成栅氧化层105的击穿，同时还要防止应用系统产生的过电压施加到功率MOSFET的栅极上，带来功率器件的损坏。因此，功率MOSFET的器件还需努力提高功率MOSFET的抗静电能力和抗过电压能力。和普通MOSFET相比，带ESD的沟槽型MOSFET由于植入了ESD保护结构，使其抗ESD能力相比普通MOSFET显著提高。

随着对ESD失效机理不断的深入研究，各种ESD保护结构也跟着出现，图1示出了现有技术的带ESD的沟槽型MOSFET器件结构图。该器件为PMOS，ESD保护二极管为PNP结构的齐纳二极管。该结构存在一个寄生PMOS管，其中N body为栅极；ESD两段P型掺杂区分别为源极和漏极；当A加正压、B加付压时，寄生管截止，这时可以正常测量IGSS(Gate正向漏电)；当A加付压、B加正压，且A和B两段压降大于寄生管VTH时，寄生PMOS管道通，表现为IGSSR(Gate反向漏电)失效。

如图2示出了该器件的I-V特性分析图。如图所示，部分带ESD的沟槽型MOSFET lot会有IGSSR(Gate反向漏电)失效，而IGSS(Gate正向漏电)是好的。

技术实现要素：

本发明要解决的技术问题在于，要设计一种带ESD的沟槽型MOSFET，减少IGSSR(Gate反向漏电)失效率。

为了解决上述技术问题，本发明的提供了一种带ESD的沟槽型MOSFET器件包括ESD多晶硅以及位于ESD多晶硅下方的氧化膜层，所述氧化膜层的厚度加厚至避免寄生PMOS管开启。

优选地，通过LOCOS工艺使ESD多晶硅下方氧化膜层加厚。

优选地，所述LOCOS的宽度要大于ESD多晶硅的宽度。

优选地，所述器件为PMOS管。

优选地，所述器件为NMOS管。

优选地，所述ESD结构为PNP或PNPNP或PNPNPNP结构，其中串联PN结个数取决于ESD击穿电压需求。

优选地，所述氧化膜层厚度为

一种制造如权利要求1至7中之一所述的带ESD的沟槽型MOSFET器件的方法，其特征在于，包括如下步骤：

步骤一，在硅衬底上淀积一层氧化硅，再淀积一层氮化硅；

步骤二，在硅衬底上利用LOCOS光刻工艺进行光刻，再进行氮化硅刻蚀，然后进行光刻胶剥离；

步骤三，对场区氧化，再进行氮化硅剥离；

步骤四，在硅衬底上形成沟槽；

步骤五，生长栅氧，淀积多晶硅并回刻到栅氧层；

步骤六，ESD多晶硅淀积ESD离子注入；

步骤七，ESD多晶硅光刻和刻蚀；

步骤八，去胶，离子注入；

步骤九，body光刻，注入，去胶，离子注入；

步骤十，Source光刻，注入，去胶，离子注入。

优选地,其特征在于，在步骤二中，在硅衬底上利用LOCOS光刻工艺使ESD多晶硅下方氧化膜加厚至避免寄生PMOS管开启。

附图说明

图1是现有技术的带ESD的沟槽型MOSFET器件结构图。

图2是现有技术的带ESD的沟槽型MOSFET器件I-V特性分析图。

图3是本发明的带ESD的沟槽型MOSFET器件一较佳实施例的结构图。

图4-9是本发明的带ESD的沟槽型MOSFET器件工艺步骤示意图。

图10是本发明的带ESD的沟槽型MOSFET器件工艺流程图。

附图标记说明

100 硅衬底 101 ESD多晶硅

102 P+区源极 103 N型体区

105 栅氧化层 106 栅极多晶硅

107 场区氧化 108 氧化层

109 氮化硅层

具体实施方式

为对本发明的技术内容、特点与功效有更具体的了解，现结合附图，详述如下：

如图3示出了本发明的带ESD的沟槽型MOSFET器件的一较佳实施例。图中的带ESD的沟槽型MOSFET器件为一PMOS管。

如图所示，该PMOS管在P型硅衬底100上形成有氧化膜。较佳地，所述氧化膜厚度的范围是最佳为由于氧化膜上形成有ESD多晶硅101,该ESD保护二极管为PNP结构的齐纳二极管，该结构存在一个寄生PMOS管，而本发明中使氧化膜层的厚度加厚，因此可以避免寄生PMOS管开启。

较佳地，本发明的氧化膜加厚是通过LOCOS工艺来完成的，在本实施例中，所述LOCOS的宽度要大于ESD多晶硅101的宽度。上述实施例是本发明用于PMOS管，同样的，本发明也适用于NMOS管，其和PMOS在结构上完全相像，所不同的是衬底和源漏的掺杂类型。NMOS的工作原理与PMOS的工作原理相类似。

本发明还公开一种制造带ESD的沟槽型MOSFET器件的方法，如图10所示，包含如下的工艺步骤：

步骤一，如图4所示，在硅衬底100上淀积一层氧化硅，再淀积一层氮化硅109；

步骤二，如图5所示，在硅衬底100上利用LOCOS光刻工艺进行光刻，再进行氮化硅刻蚀，然后进行光刻胶剥离；较佳地，在硅衬底100上利用LOCOS光刻工艺使ESD多晶硅101下方氧化膜加厚至避免寄生PMOS管开启。

步骤三，如图6所示，对场区氧化，再进行氮化硅剥离；

步骤四，如图7所示，在硅衬底100上形成沟槽；

步骤五，如图7所示，生长栅氧，淀积多晶硅并回刻到栅氧层；

步骤六，如图8所示，ESD多晶硅淀积ESD离子注入；具体地，可以将杂质元素离化为离子，使其在强电场下加速，获得较高的能量后直接轰击到ESD多晶硅中，再经过退火，使杂质激活，在ESD多晶硅中形成PNP结构的齐纳二极管。

步骤七，如图8所示，ESD多晶硅光刻和刻蚀；具体地，在ESD多晶硅薄膜的表面涂上一层粘附良好，厚度适当、均匀的光刻胶，在一定的温度下，使胶膜里面的溶剂缓慢的、充分地溢出来。然后对涂有光刻胶且进行了前烘之后的基片进行选择性的光照，受到光照的胶在显影液中的溶解性将会改变。再把曝光后的基片放在显影液中，将应涂去的光刻胶膜溶除干净。然后用适当的腐蚀剂对未被抗蚀胶膜覆盖的ESD多晶硅薄膜进行刻蚀。

步骤八，如图8所示，用传统的方法将经过刻蚀之后还留在表面的胶膜去掉，然后离子注入。

步骤九，如图9所示，body光刻，注入，去胶，drive in,离子注入；具体地，在body(体区)的表面涂上一层粘附良好，厚度适当、均匀的光刻胶，在一定的温度下，使胶膜里面的溶剂缓慢的、充分地溢出来。然后对涂有光刻胶且进行了前烘之后的基片进行选择性的光照，受到光照的胶在显影液中的溶解性将会改变。再把曝光后的基片放在显影液中，将应涂去的光刻胶膜溶除干净。然后可以将杂质元素离化为离子，使其在强电场下加速，获得较高的能量后直接轰击到body(体区)中，再经过退火，使杂质激活。然后，可以利用低压放电产生的等离子体中的离子或游离基与基片发生化学反应，然后用传统的方法将经过刻蚀之后还留在表面的胶膜去掉，最后离子注入。

步骤十，如图9所示，Source光刻，注入，去胶，drive in,离子注入。具体地，在Source(源区)的表面涂上一层粘附良好，厚度适当、均匀的光刻胶，在一定的温度下，使胶膜里面的溶剂缓慢的、充分地溢出来。然后对涂有光刻胶且进行了前烘之后的基片进行选择性的光照，受到光照的胶在显影液中的溶解性将会改变。再把曝光后的基片放在显影液中，将应涂去的光刻胶膜溶除干净。然后可以将杂质元素离化为离子，使其在强电场下加速，获得较高的能量后直接轰击到Source(源区)中，再经过退火，使杂质激活。然后，可以利用低压放电产生的等离子体中的离子或游离基与基片发生化学反应，然后用传统的方法将经过刻蚀之后还留在表面的胶膜去掉，最后离子注入。

使用本发明带ESD的沟槽型MOSFET器件及其制造方法，可以减少IGSSR(Gate反向漏电)失效率，提高产品的良率。

以上已针对较佳实施例来说明本发明，但以上所述仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。