瞬态电压抑制器及其制造方法与流程

本发明涉及半导体领域，特别涉及一种瞬态电压抑制器及其制造方法。

背景技术：

瞬态电压抑制器(TVS，Transient Voltage Suppressor)是在稳压管工艺基础上发展起来的一种新产品，当TVS两端经受瞬间的高能量冲击时，它能以极高的速度使其阻抗骤然降低，同时吸收一个大电流，将其两端间的电压箝位在一个预定的数值上，从而确保后面的电路元件免受瞬态高能量的冲击而破坏，因此其在电压瞬变和浪涌的防护上得到了广泛的应用。

TVS的内部电路结构如图1所示，一般由正向二极管D2串联雪崩二极管D3和反向二极管D1并联所构成，电容取决于正向二极管D2和反向二极管D1。对于高频电路的保护，需要超低电容TVS，以减少寄生电容对电路的干扰，降低高频电路信号的衰减。对于高压超低电容TVS，例如工作电压在15V以上的超低电容TVS，需要用到电阻率大于100mohm.cm的衬底，而此时埋层的横向扩散会使得衬底上外延层的电阻率减小，进而影响TVS器件的电容，使其变大。

技术实现要素：

本发明要解决的技术问题是为了克服现有技术中埋层的横向扩散导致衬底上外延层的电阻率减小，从而使得TVS器件的电容变大的缺陷，提供一种具有二次沟槽隔离结构的瞬态电压抑制器及其制造方法。

本发明是通过下述技术方案来解决上述技术问题的：

一种瞬态电压抑制器的制造方法，其特点在于，包括以下步骤：

提供P-型半导体衬底至反应腔室中；

在所述P-型半导体衬底上注入埋层形成埋层衬底；

在所述埋层衬底上分别刻蚀两个浅沟槽；

埋层推进；

对所述埋层衬底进行预吹扫，以及对所述反应腔室进行烘烤；

用硅源气体和刻蚀气体填充所述两个浅沟槽；

生长高阻本征外延层；

在所述埋层衬底上注入掺杂依次形成第一P+区、N+区以及第二P+区，其中，所述N+区位于所述两个浅沟槽之间；

在所述N+区与所述两个浅沟槽之间分别刻蚀两个深沟槽；

在所述深沟槽内填充二氧化硅，并完成金属布线工艺。

较佳地，根据瞬态电压抑制器的耐压和所述P-型半导体衬底的浓度刻蚀所述两个浅沟槽。

较佳地，用H₂对所述埋层衬底进行预吹扫。

较佳地，用所述硅源气体和H₂生长高阻本征外延层。

较佳地，所述硅源气体为DCS，所述刻蚀气体为HCL。

较佳地，所述P-型半导体衬底的电阻率大于100mohm.cm。

本发明还提供一种瞬态电压抑制器，其特点在于，利用如上所述的制造方法制造而成，所述瞬态电压抑制器包括：

埋层衬底；

以及在所述埋层衬底上依次形成的两个浅沟槽、高阻本征外延层、第一P+区、N+区、第二P+区以及两个深沟槽；

其中，所述N+区位于所述两个深沟槽之间，所述两个深沟槽均位于所述两个浅沟槽之间。

在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。

本发明的积极进步效果在于：与现有技术相比，本发明通过在埋层衬底上刻蚀并填充浅沟槽使得埋层的杂质原子不会进入埋层衬底区域，以及通过刻蚀并填充深沟槽实现了沟槽的二次隔离，有效地抑制了埋层的扩散，从而保证了衬底表面外延层的电阻率，进而降低了TVS的电容。

附图说明

图1为现有技术中瞬态电压抑制器的内部电路结构图，

图2为本发明实施例的瞬态电压抑制器的制造方法流程图。

图3为本发明实施例的瞬态电压抑制器的结构框图。

具体实施方式

下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

本实施例提供一种瞬态电压抑制器的制造方法，如图2所示，包括以下步骤：

步骤101、提供P-型半导体衬底至反应腔室中。

步骤102、在所述P-型半导体衬底上注入埋层形成埋层衬底。

步骤103、在所述埋层衬底上分别刻蚀两个浅沟槽。其中，根据瞬态电压抑制器的耐压和所述P-型半导体衬底的浓度刻蚀浅沟槽。本实施例中刻蚀的浅沟槽的宽度为2μm。

步骤104、埋层推进。本实施例中在炉管里高温下进行埋层推进。

步骤105、用H₂对所述埋层衬底进行预吹扫，以及对所述反应腔室进行高温烘烤，以去除杂质。

步骤106、用硅源气体DCS和刻蚀气体HCL填充所述两个浅沟槽，以保证填充性能。

步骤107、用所述硅源气体DCS和H₂生长高阻本征外延层。

步骤108、在所述埋层衬底上注入掺杂依次形成第一P+区、N+区以及第二P+区，其中，所述N+区位于所述两个浅沟槽之间。

步骤109、在所述N+区与所述两个浅沟槽之间分别刻蚀两个深沟槽。

步骤110、在所述深沟槽内填充二氧化硅，并完成金属布线工艺。

本实施例还提供一种利用如上所述的制造方法制造而成的瞬态电压抑制器，工作电压大于15V且电容小于0.5pF，其具体结构如图3所示，包括：

埋层衬底30；

以及在所述埋层衬底上依次形成的两个浅沟槽31、高阻本征外延层、第一P+区、N+区、第二P+区以及两个深沟槽32。

其中，所述N+区位于所述两个深沟槽之间，所述两个深沟槽均位于所述两个浅沟槽之间。

与现有技术相比，本实施例通过在埋层衬底30上刻蚀并填充浅沟槽31使得埋层BN的杂质原子不会进入埋层衬底区域，以及通过刻蚀并填充深沟槽32实现了沟槽的二次隔离，有效地抑制了埋层BN的扩散，从而保证了衬底表面外延层的电阻率，进而降低了TVS的电容。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。