半导体器件及其制造方法、存储单元和电子设备与流程

相关申请的交叉引用本申请要求于2015年10月28日提交的申请号为10-2015-0150128的韩国专利申请的优先权，其全部内容通过引用合并于此。示例性实施方案涉及半导体器件，更具体地，涉及具有掩埋栅结构的半导体器件及其制造方法、包括具有掩埋栅结构的半导体器件的存储单元以及包括具有掩埋栅结构的半导体器件的电子设备。
背景技术：
：金属栅电极应用于高性能的晶体管。具体地，在掩埋栅型晶体管中，阈值电压的控制需要高性能的操作。此外，栅致漏极泄漏(gidl)特征对掩埋栅型晶体管的性能产生实质的影响。技术实现要素：各种实施例针对能够调整阈值电压的掩埋栅结构及其制造方法。各种实施例针对能够改善栅致漏极泄漏(gidl)的半导体器件及其制造方法。各种实施例针对能够提高刷新特性的存储单元。各种实施例针对具有改善性能的电子设备。在一个实施例中，半导体器件可以包括：衬底，包括沟槽；栅电介质层，形成在沟槽的表面之上；栅电极，位于沟槽中，并且在比衬底的上表面低的水平处，其中，栅电极包括第一掩埋部分和第二掩埋部分，其中，第二掩埋部分形成在第一掩埋部分之间；以及第一掺杂区和第二掺杂区，它们形成在衬底中，并且在栅电极的第一侧和第二侧之上，其中，第一掺杂区和第二掺杂区中的每个与第二掩埋部分重叠，其中，第一掩埋部分包括具有第一功函数的第一阻障，其中，第二掩埋部分包括具有第二功函数的第二阻障，以及其中，第二功函数低于第一功函数。第一阻障具有比硅的中间能隙功函数高的功函数，以及其中，第二阻障具有比硅的中间能隙功函数低的功函数。第一阻障可以包括具有20at％或者更少的硅的金属硅氮化物，而第二阻障可以包括具有30at％或者更多的硅的金属硅氮化物。第一阻障包括具有20at％或者更少的硅的钛硅氮化物，而其中第二阻障可以包括具有30at％或者更多的硅的钛硅氮化物。第一阻障可以包括具有20at％或者更少的硅的钽硅氮化物，而其中第二阻障可以包括具有30at％或者更多的硅的钽硅氮化物。第一掩埋部分还可以包括第一电极，其中，第一电极可以包括含金属材料，以及其中，第一阻障位于第一电极与栅电介质层之间。第二掩埋部分还可以包括第二电极，其中，第二电极可以包括含金属材料或者n型掺杂多晶硅，以及其中，第二阻障位于第二电极与栅电介质层之间。半导体器件还可以包括第一功函数调整内衬，所述第一功函数调整内衬位于第一掩埋部分与栅电介质层之间。第一功函数调整内衬可以包括产生偶极以使第一掩埋部分的第一功函数增加并且可以高于第一功函数的材料。第一功函数调整内衬可以包括第一金属氧化物，并且第一金属氧化物的氧原子的面密度可以比栅电介质层的氧原子的面密度高。栅电介质层可以包括氧化硅，而第一功函数调整内衬可以包括氧化铝。栅电介质层可以包括氧化硅，而第一功函数调整内衬可以包括氧化钛、氧化铪、氧化锆、氧化镁或者它们的组合。半导体器件还可以包括第二功函数调整内衬，所述第二功函数调整内衬位于第二掩埋部分与栅电介质层之间。第二功函数调整内衬可以包括第二金属氧化物，并且第二金属氧化物的氧原子的面密度可以比栅电介质层的氧原子的面密度低。栅电介质层可以包括氧化硅，而第二功函数调整内衬可以包括氧化钇、氧化镧、氧化锗、氧化镥、氧化锶或者它们的组合。在一个实施例中，一种用于制造半导体器件的方法可以包括：在半导体衬底中形成沟槽；在沟槽的底表面和侧壁之上形成栅电介质层；形成填充沟槽并且设置在栅电介质层之上的栅电极，其中，栅电极的上表面可以位于比半导体衬底的上表面低的水平处；以及在半导体衬底中并且在栅电极的第一侧和第二侧之上形成掺杂区，栅电极的形成可以包括：形成第一掩埋部分，其中，第一掩埋部分包括具有第一硅含量的第一阻障；以及在第一掩埋部分之上形成第二掩埋部分，其中，第二掩埋部分包括具有第二硅含量的第二阻障。第一硅含量可以高于第二硅含量。第一阻障可以包括具有比硅的中间能隙功函数高的功函数的材料，而第二阻障可以包括具有比硅的中间能隙功函数低的功函数的材料。第一阻障可以包括包含20at％或者更少的硅的钛硅氮化物，而第二阻障可以包括包含30at％或者更多的硅的钛硅氮化物。第一阻障可以包括包含20at％或者更少的硅的钽硅氮化物，而第二阻障可以包括包含30at％或者更多的硅的钽硅氮化物。所述方法还可以包括：在栅电介质层与第一阻障之间形成第一功函数调整内衬。第一功函数调整内衬可以包括第一金属氧化物，并且第一金属氧化物的氧原子的面密度可以比栅电介质层的氧原子的面密度高。栅电介质层可以包括氧化硅，而第一功函数调整内衬可以包括氧化铝、氧化钛、氧化铪、氧化锆、氧化镁或者它们的组合。所述方法还可以包括：在第二阻障与栅电介质层之间形成第二功函数调整内衬。第二功函数调整内衬可以包括第二金属氧化物，并且第二金属氧化物的氧原子的面密度可以比栅电介质层的氧原子的面密度低。栅电介质层可以包括氧化硅，而第二功函数调整内衬包括氧化钇、氧化镧、氧化锗、氧化镥、氧化锶或者它们的组合。附图说明图1为图示了根据第一实施例的半导体器件的示例的视图。图2a为图示了根据第一实施例的修改的半导体器件的示例的视图。图2b为沿着图2a中的线a-a'截取的截面图。图3为图示了根据第二实施例的半导体器件的示例的视图。图4为图示了根据第三实施例的半导体器件的示例的视图。图5a为图示了根据第四实施例的半导体器件的示例的视图。图5b和图5c为图示了根据第四实施例的修改的半导体器件的示例的视图。图6a至图6f为图示了用于制造根据第一实施例的半导体器件的方法的示例。图7a至图7e为图示了用于形成根据第二实施例的半导体器件的方法的示例。图8a至图8e为图示了用于形成根据第三实施例的半导体器件的方法的示例。图9为包括根据实施例的半导体器件的存储单元的示例。具体实施方式以下将参照附图来更具体地描述各种实施例。然而，本发明可以采用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例，以使得本发明充分与完整，并向本领域技术人员充分传达本发明的范围。在本发明中，相同的附图标记在本发明的各个附图和实施例中表示相似的部件。附图并非必须按比例绘制，并且在一些情况下，可以夸大比例以清楚地图示实施例的特征。当第一层被称为在第二层“上”或者在衬底“上”时，其不仅可以涉及第一层直接形成在第二层或衬底上的情况，还可以涉及在第一层与第二层之间或者第一层与衬底之间存在第三层的情况。在下文中，在实施例中，阈值电压(vt)取决于平带电压。平带电压取决于功函数。功函数可以通过各种方法来设计。例如，功函数可以通过栅电极的材料、栅电极与沟道之间的材料等来调整。通过增大或减小功函数，可以使平带电压偏移。高功函数可以使平带电压沿正方向偏移，而低功函数可以使平带电压沿负方向偏移。通过如上所述的使平带电压偏移，能够调整阈值电压。在实施例中，即使降低沟道集中度或者省去沟道掺杂，也会通过使平带电压偏移来调整阈值电压。可以通过具有高功函数的导电阻障来使平带电压偏移。图1为图示了根据第一实施例的半导体器件的示例的视图。参见图1，半导体器件100可以包括掩埋栅结构100g、第一掺杂区110和第二掺杂区111。隔离层102和有源区104可以形成在衬底101中。第一掺杂区110和第二掺杂区111可以设置在有源区104中。可以形成穿过有源区104和隔离层102的沟槽(即，栅沟槽105)。掩埋栅结构100g可以形成在栅沟槽105中。沟道112可以通过栅沟槽105而形成在第一掺杂区110与第二掺杂区111之间。半导体器件100形成在衬底101中。衬底101可以为适合于半导体工艺的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺杂碳的硅、它们的组合或者它们的多层。衬底101可以包括另外的半导体材料，例如锗。衬底101可以包括iii/v族半导体衬底，例如，诸如gaas的化合物半导体衬底。衬底101可以包括绝缘体上硅(soi)衬底。隔离层102和有源区104可以形成在衬底101中。有源区104可以通过隔离层102来限定。隔离层102可以为通过沟槽刻蚀而形成的浅沟槽隔离(sti)区。隔离层102可以通过将电介质材料填充在浅沟槽(例如，隔离沟槽103)中来形成。隔离层102可以包括：氧化硅、氮化硅或者它们的组合。栅沟槽105可以形成在衬底101中。当俯视时，栅沟槽105可以为沿着任一方向延伸的线形状。栅沟槽105可以为穿过有源区104和隔离层102的线形状。栅沟槽105可以具有比隔离沟槽103浅的深度。在另一个实施例中，栅沟槽105的底部可以被圆化，并且具有给定的曲率。第一掺杂区110和第二掺杂区111可以形成在有源区104中。第一掺杂区110和第二掺杂区111为掺杂有导电掺杂剂的区域。例如，第一掺杂区110和第二掺杂区111中的每个可以包括：磷(p)、砷(as)、锑(sb)或者硼(b)。第一掺杂区110和第二掺杂区111可以掺杂有相同的导电掺杂剂。第一掺杂区110和第二掺杂区111位于有源区104中，并且在栅沟槽105的两侧上。第一掺杂区110和第二掺杂区111可以分别被称为源极区和漏极区。第一掺杂区110和第二掺杂区111的下表面可以位于从有源区104的上表面起预定的深度处。第一掺杂区110和第二掺杂区111可以邻接栅沟槽105的侧壁。第一掺杂区110和第二掺杂区111的下表面可以比栅沟槽105的下表面高。掩埋栅结构100g可以嵌入在栅沟槽105中。掩埋栅结构100g可以设置在有源区104中、在第一掺杂区110与第二掺杂区111之间，并且可以延伸至隔离层102中。在掩埋栅结构100g中，设置在有源区104中的一部分的下表面和设置在隔离层102中的一部分的下表面可以位于相同的水平处。掩埋栅结构100g可以包括：栅电介质层106、栅电极bg和覆盖层109。栅电极bg可以位于低于有源区104的上表面的水平处。栅电极bg可以部分地填充栅沟槽105。因此，栅电极bg可以被称为“掩埋栅电极”。覆盖层109可以位于栅电极bg上。栅电介质层106可以形成在栅沟槽105的下表面和侧壁上。栅电介质层106可以包括氧化硅、氮化硅、氮氧化硅、高k材料、或者它们的组合。高k材料可以表示具有比氧化硅的介电常数高的介电常数的材料。例如，高k材料可以包括具有高于3.9的介电常数的材料。再例如，高k材料可以包括具有高于10的介电常数的材料。又例如，高k材料可以包括具有10至30的介电常数的材料。高k材料可以包括至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括：氧化哈、铪硅氧化物、铪硅氮氧化物或者它们的组合。在另一个实施例中，高k材料可以包括：氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、锆硅氮氧化物、氧化铝或者它们的组合。本领域已知的任何现有的高k材料可以用作高k材料。沟道112可以沿着栅电极bg形成在第一掺杂区110与第二掺杂区111之间。也就是说，沟道112可以沿着栅沟槽105形成在有源区104中。沟道112具有比现有的平面型晶体管长的沟道长度。由于该事实，可以大体上防止短沟道效应。栅电极bg可以包括第一掩埋部分107和第二掩埋部分108。第一掩埋部分107可以填充栅沟槽105的下部。第二掩埋部分108可以位于第一掩埋部分107上。第二掩埋部分108可以位于与第一掺杂区110和第二掺杂区111相同的水平处。第二掩埋部分108可以与第一掺杂区110和第二掺杂区111重叠。第二掩埋部分108被部分地填充在栅沟槽105中，并且在第一掩埋部分107上。第二掩埋部分108的上表面的高度可以位于比衬底101的上表面低的水平处。第一掩埋部分107可以与沟道112重叠。栅电介质层106插置在第一掩埋部分107与沟道112之间。栅电介质层106还在(i)第二掩埋部分108与第一掺杂区110之间以及(ii)第二掩埋部分108与第二掺杂区111之间延伸。覆盖层109保护栅电极bg。覆盖层109可以包括电介质材料。覆盖层109可以包括：氮化硅、氮氧化硅或者它们的组合。在另一个实施例中，覆盖层109可以包括氮化硅和氧化硅的组合。例如，覆盖层109可以包括氮化硅内衬和旋涂电介质(sod)。例如，为了形成覆盖层109，将氮化硅内衬形成在第二掩埋部分108上，而后可以将旋涂电介质(sod)填充在氮化硅内衬上。尽管未示出，但是可以在衬底101上形成硬掩模(例如，图6f中所示的硬掩模15)。以下将具体地描述栅电极bg。栅电极bg可以包括第一掩埋部分107和第二掩埋部分108。第一掩埋部分107可以包括多个电极材料层。例如，第一掩埋部分107可以包括第一阻障107m和第一电极107e。第一阻障107m也可以被称为第一内衬电极。第一电极107e也可以被称为第一低电阻率电极。第一阻障107m可以具有高功函数。高功函数表示高于硅的中间能隙功函数的功函数。低功函数表示低于硅的中间能隙功函数的功函数。即，高功函数可以为高于4.5ev的功函数，而低功函数可以为低于4.5ev的功函数。第一阻障107m可以为导电材料。第一阻障107m可以为金属基材料，以降低栅电极bg的电阻率。第一阻障107m可以为金属硅氮化物。第一阻障107m可以为硅含量被调整的金属硅氮化物。例如，第一阻障107m可以为氮化钛硅(tisin)。为了具有高功函数，可以调整氮化钛硅中的硅含量。例如，氮化钛硅中的硅含量可以为20at％(原子百分数)或者更小。第二掩埋部分108可以包括多个电极材料层。例如，第二掩埋部分108可以包括第二阻障108m和第二电极108e。第二阻障108m也可以被称为第二内衬电极，而第二电极108e也可以被称为第二低电阻率电极。第二阻障108m可以具有低功函数。第二阻障108m可以为导电材料。第二阻障108m可以为金属基材料，以降低栅电极bg的电阻率。第二阻障108m可以为金属硅氮化物。第一阻障107m和第二阻障108m可以为具有彼此不同的硅含量的材料。第二阻障108m可以为硅含量被调整的金属材料。例如，第二阻障108m可以为氮化钛硅(tisin)。为了具有低功函数，可以调整氮化钛硅中的硅含量。为了具有低功函数，氮化钛硅中的硅含量可以为30at％或者更多。如上所述，尽管相应的第一阻障107m和第二阻障108m可以为氮化钛硅，可是它们的硅含量可以彼此不同，以具有不同的功函数。在另一个实施例中，第一阻障107m和第二阻障108m可以包括金属硅氮化物，例如氮化钽硅(tasin)。氮化钽硅(tasin)可以根据其硅含量而具有不同的功函数值。为了具有高功函数，氮化钽硅中的硅含量可以为20at％或者更少。为了具有低功函数，氮化钽硅中的硅含量可以为30at％或者更多。例如，第一阻障107m可以为具有高功函数的氮化钛硅，而第二阻障108m可以为具有低功函数的氮化钽硅。在另一个实施例中，第一阻障107m可以为具有高功函数的氮化钽硅，而第二阻障108m可以为具有低功函数的氮化钽硅。第一阻障107m和第二阻障108m也可以用作电极。第一电极107e和第二电极108e可以为相同的材料或者不同的材料。第一电极107e和第二电极108e可以包括金属基材料，以降低栅电极bg的电阻率。钨(w)可以用作第一电极107e和第二电极108e。在将钨用作第一电极107e和第二电极108e的情况下，可能发生对栅电介质层106的损伤。例如，可以使用六氟化钨(wf6)气体来沉积钨，而栅电介质层106可能受到氟的损伤。因此，为了大体上防止受到氟的损伤，第一阻障107m可以形成在第一电极107e与栅电介质层106之间。另外，第二阻障108m可以形成在第二电极108e与栅电介质层106之间。以这种方式，第一阻障107m和第二阻障108m可以执行阻障的功能，并且由具有被调整的功函数值的材料形成。第一掺杂区110、第二掺杂区111和掩埋栅结构100g可以构建晶体管。例如，该晶体管可以被称为“掩埋栅型晶体管”。沟道112可以沿着栅沟槽105的表面限定在第一掺杂区110与第二掺杂区111之间。在另一个实施例中，沟道112可以通过沟道掺杂而包括掺杂剂。根据第一实施例，第一阻障107m为具有高功函数的材料，而第二阻障108m为具有低功函数的材料。阈值电压(vt)通过第一阻障107m来调整。例如，可以通过具有高功函数的第一阻障107m来使平带电压偏移。根据这个事实，可以容易地调整阈值电压。由于栅沟槽105具有高的高宽比，所以难以通过现有的沟槽掺杂方法来对栅沟槽105的底部执行充分的掺杂。因此，在沟道掺杂之后，针对栅沟槽105的底部局部地执行额外的沟道掺杂。这被称为“局部沟道掺杂”。在采用注入作为局部沟道掺杂的情况下，所述注入被称为局部沟道注入(lci)。由于可以通过高功函数的第一阻障107m来调节阈值电压，所以可以显著地降低局部沟道掺杂(lci)的剂量，或者可以省略局部沟道掺杂(lci)。因此，在本实施例中，由于可以通过具有高功函数的第一阻障107m来降低沟道剂量，所以可以改善结泄漏特性。此外，在第一实施例中，由于第二阻障108m具有低功函数，所以能够抑制第一掺杂区110和第二掺杂区111中的栅致漏极泄漏(gidl)。在第一阻障107m与第一掺杂区110和第二掺杂区111重叠的情况下，栅致漏极泄漏(gidl)可以由于高功函数而增大。因而，可以调整第一阻障107m所位于的水平，使得第一阻障107m不与第一掺杂区110和第二掺杂区111重叠。表1示出了平带电压δvfb根据硅含量的改变而改变。[表1]阻障tintisin(si20at％)tisin(si40at％)vfb(mv)-204.4-155.7-289.3δvfb(mv)048.7-84.9在表1中，tin、tisin(si20at％)和tisin(si40at％)可以分别形成至根据表1，通过tisin(si20at％)的平带电压在正方向上偏移(δvfb＝48.7mv)，而通过tisin(si40at％)的平带电压在负方向上偏移(δvfb＝-84.9mv)。通过tisin(si20at％)和tisin(si40at％)的平带电压偏移量基于tin来测量。以这种方式，可以通过调整tisin(si20at％)和tisin(si40at％)中的硅含量来调整平带电压。根据第一实施例的掩埋栅结构100g可以被应用至掩埋栅型鳍沟道晶体管。图2a和图2b为图示了根据第一实施例的修改的半导体器件100m的视图。图2b为沿着图2a的线a-a’截取的截面图。在半导体器件100m中，与根据第一实施例的半导体器件100的部件相同或相似的部件使用相同的附图标记来表示。半导体器件100m的掩埋栅结构100g可以包括：栅电介质层106、第一掩埋部分107、第二掩埋部分108和覆盖层109。第一掩埋部分107可以包括第一阻障107m和第一电极107e。第二掩埋部分108可以包括第二阻障108m和第二电极108e。第一阻障107m和第二阻障108m可以包括氮化钛硅(tisin)或者氮化钽硅(tasin)。第一阻障107m可以具有20at％或者更少的硅含量，以具有高功函数，而第二阻障108m可以具有30at％或者更多的硅含量，以具有低功函数。第一电极107e和第二电极108e可以包括钨。半导体器件100m还包括鳍区104f。鳍区104f可以位于有源区104中、在栅沟槽105之下。栅沟槽105可以包括第一沟槽105a和第二沟槽105b。第一沟槽105a可以形成在有源区104中。第二沟槽105b可以形成在隔离层102中。第二沟槽105b可以从第一沟槽105a连续地延伸。第一沟槽105a和第二沟槽105b可以具有位于不同水平处的下表面。例如，第一沟槽105a的下表面可以位于高于第二沟槽105b的下表面的水平处。随着隔离层102凹陷，第一沟槽105a和第二沟槽105b之间的高度差形成。因此，第二沟槽105b可以包括具有比第一沟槽105a的下表面低的下表面的凹陷区r。由于第一沟槽105a与第二沟槽105b之间的台阶差，所以鳍区104f形成在有源区104中。因此，有源区104包括鳍区104f。以这种方式，鳍区104f形成在第一沟槽105a之下，并且通过凹陷的隔离层102f暴露出鳍区104f的侧壁。鳍区104f为形成有沟道的部分。鳍区104f被称为鞍状鳍。通过鳍区104f，可以增大沟道宽度，并且可以改善电气特性。图3为图示了根据第二实施例的半导体器件200的视图。在根据第二实施例的半导体器件200中，相同的附图标记表示如根据第一实施例的半导体器件100中所示的相同的部件。半导体器件200的掩埋栅结构200g可以包括栅电介质层106、栅电极bg和覆盖层109。栅电极bg可以包括第一掩埋部分107和第二掩埋部分108。第一掩埋部分107可以包括第一阻障107m和第一电极107e。第二掩埋部分108可以包括第二阻障108m和第二电极108e。第一阻障107m和第二阻障108m可以包括氮化钛硅(tisin)或者氮化钽硅(tasin)。第一阻障107m可以具有20at％或者更少的硅含量，以具有高功函数。第二阻障108m可以具有30at％或者更多的硅含量，以具有低功函数。第一电极107e和第二电极108e可以包括钨。半导体器件200的掩埋栅结构200g还可以包括功函数调整内衬210。功函数调整内衬210可以位于第一掩埋部分107与栅电介质层106之间。第一掩埋部分107的有效功函数(具体地，第一阻障107m的有效功函数)可以通过功函数调整内衬210而增大。例如，在功函数调整内衬210和栅电介质层106彼此接触的情况下，可以产生偶极。如果产生偶极，则由于能带的改变而可以引起高功函数特征。换言之，第一掩埋部分107的第一阻障107m可以通过偶极而具有增大的功函数。功函数调整内衬210也可以被称为“高功函数调整内衬”或者“偶极诱导层”。功函数调整内衬210可以为电介质材料。功函数调整内衬210可以为金属氧化物。功函数调整内衬210可以为介电常数高于栅电介质层106的高k材料。功函数调整内衬210和栅电介质层106可以具有彼此不同的氧原子的面密度。即，包含在功函数调整内衬210中的氧的面密度不用于包含在栅电介质层106中的氧的面密度。例如，功函数调整内衬210可以具有比栅电介质层106高的氧面密度。功函数调整内衬210可以包括具有比栅电介质层106高的氧面密度的金属氧化物。在栅电介质层106为sio2的情况下，功函数调整内衬210可以包括：氧化铝、氧化钛、氧化铪、氧化锆或者氧化镁。在本实施例中，功函数调整内衬210可以包括氧化铝(al2o3)。例如，al2o3的氧面密度与sio2的氧面密度之比可以为1.21。由于氧化铝具有更高的氧面密度，所以在平带电压中会发生更大的偏移。由于将氧化铝应用为功函数调整内衬210，所以在功函数调整内衬210与栅电介质层106之间可以保持稳定的界面状态。功函数调整内衬210可以形成为薄的厚度。由此，通过增大在栅沟槽105中的第一掩埋部分107的体积，能够显著地降低栅电极bg的电阻率。通过功函数调整内衬210来调整阈值电压(vt)。例如，可以通过功函数调整内衬210来使平带电压偏移。偶极可以形成在功函数调整内衬210与栅电介质层106之间。偶极可以通过功函数调整内衬210与栅电介质层106之间的氧面密度差来产生。偶极可以增大第一阻障107m的功函数，因此，可以使平带电压偏移，并且可以调整阈值电压。因此，可以通过功函数调整内衬210来降低应用于至沟道112的杂质剂量。通过控制偶极的极性方向，能够控制栅电极bg的有效功函数。通过这种方法，可以增大或减小栅电极bg的第一阻障107m的有效功函数。例如，在功函数调整内衬210具有比栅电介质层106高的氧面密度的情况下，偶极可以产生为增大功函数。在功函数调整内衬210具有比栅电介质层106低的氧面度的情况下，偶极可以产生为降低功函数。在本实施例中，由于功函数调整内衬210为具有比栅电介质层106高的氧面密度的材料，所以可以产生偶极并且增大功函数。根据第二实施例，第一掩埋层107m为具有高功函数的材料，而第二阻障108m为具有低功函数的材料。功函数调整内衬210可以为引起高功函数的材料。例如，当第一掩埋层107m具有第一高功函数时，第一掩埋层107m和功函数调整内衬210的组合可以引起比第一高功函数高的第二高功函数。因此，可以通过第一阻障107m和功函数调整内衬210来调整阈值电压(vt)。平带电压可以通过具有高功函数的第一阻障107m而被偏移，并且可以通过功函数调整内衬210而被进一步偏移。通过第二阻障108m，可以改善栅致漏极泄漏(gidl)。根据第二实施例的掩埋栅结构200g可以被应用至如图2a中所示的掩埋栅型鳍沟道晶体管。图4为图示了根据第三实施例的半导体器件300的视图。在根据第三实施例的半导体器件300中，与根据第一实施例的半导体器件100的部件相同或相似的部件使用相同的附图标记来表示。半导体器件300的掩埋栅结构300g可以包括：栅电介质层106、栅电极bg和覆盖层109。栅电极bg可以包括第一掩埋部分107和第二掩埋部分108。第一掩埋部分107可以包括第一阻障107m和第一电极107e。第二掩埋部分108可以包括第二阻障108m和第二电极108e。第一阻障107m和第二阻障108m可以包括氮化钛硅(tisin)或者氮化钽硅(tasin)。第一阻障107m可以具有20at％或者更少的硅含量，以具有高功函数，而第二阻障108m可以具有30at％或者更多的硅含量，以具有低功函数。第一电极107e和第二电极108e可以包括钨。半导体器件300还可以包括第一功函数调整内衬310和第二功函数调整内衬311。第一功函数调整内衬310可以位于第一掩埋部分107与栅电介质层106之间。更具体地，第一功函数调整内衬310可以位于第一阻障107m与栅电介质层106之间。第一功函数调整内衬310和栅电介质层106之间。第一功函数调整内衬310和栅电介质层106可以具有彼此不同的氧原子面密度。通过该事实，第一偶极可以形成在第一功函数调整内衬310与栅电介质层106之间。第一功函数调整内衬310可以包括具有更高氧面密度的金属氧化物。即，第一功函数调整内衬310的氧面密度比栅电介质层106的氧面密度高。在栅电介质层106为氧化硅的情况下，第一功函数调整内衬310可以包括：氧化铝、氧化钛、氧化铪、氧化锆或者氧化镁。第一功函数调整内衬310可以形成为薄的厚度。通过该事实，通过增大栅沟槽105中的第一掩埋部分107的体积，能够显著地降低栅电极bg的电阻率。通过第一功函数调整内衬310来调整阈值电压(vt)。例如，可以通过第一功函数调整内衬310来使平带电压偏移。由于第一功函数调整内衬310与栅电介质层106之间的氧面密度差可以产生第一偶极。第一偶极可以增大第一阻障107m的功函数，因此可以使平带电压偏移。因此，可以通过第一功函数调整内衬310来降低应用于沟道112的杂质剂量。在第一功函数调整内衬310为具有比栅电介质层106高的氧面密度的材料的情况下，第一偶极可以产生在使功函数增大的方向。在本实施例中，由于功函数调整内衬310为具有比栅电介质层106高的氧面密度的材料，所以第一偶极可以产生在栅电介质层106与第一功函数调整内衬310之间、使功函数增大的方向上。第二功函数调整内衬311可以位于第二掩埋部分108与栅电介质层106之间。第二功函数调整内衬311和栅电介质层106可以具有彼此不同的氧原子面密度。通过该事实，第二功函数调整内衬311和栅电介质层106可以产生第二偶极。第二功函数调整内衬311可以包括具有较低氧面密度的金属氧化物。例如，第二功函数调整内衬311具有比栅电介质层106低的氧面密度。因此，第二偶极可以降低第二阻障108m的功函数。在栅电介质层106为sio2的情况下，第二功函数调整内衬311可以由具有较低氧面密度的金属氧化物形成。例如，第二功函数调整内衬311具有比栅电介质层106低的氧面密度。具有较低氧面密度的金属氧化物可以包括：氧化钇、氧化镧、氧化锗、氧化镥或者氧化锶。第二功函数调整内衬311可以位于与第一掺杂区110和第二掺杂区111相同的水平处，使得第二功函数调整内衬311可以与第一掺杂区110和第二掺杂区111重叠。例如，第二功函数调整内衬311可以与第一掺杂区110和第二掺杂区111水平地重叠。第二功函数调整内衬311可以具有间隔件形状。即，第二功函数调整内衬311可以不位于与第一掩埋部分107与第二掩埋部分108之间的界面处。第二功函数调整内衬311可以位于第二掩埋部分108与第一掺杂区110之间，以及在第二掩埋部分108与第二掺杂区111之间。第二功函数调整内衬311和第一功函数调整内衬310可以彼此耦接。第二功函数调整内衬311和第一功函数调整内衬310可以厚度相同或者不同。根据第三实施例，第一阻障107m为具有高功函数的材料，而第二阻障108m为具有低功函数的材料。第一功函数调整内衬310可以为引起高功函数的材料。第二功函数调整内衬311可以为引起低功函数的材料。因此，可以通过第一阻障107m和第一功函数调整内衬310来调整阈值电压。可以通过第二阻障108m和第二功函数调整内衬311来改善栅致漏极泄漏(gidl)。根据第三实施例的掩埋栅结构300g可以应用至如图2a所示的掩埋栅型鳍沟道晶体管。图5a为图示了根据第四实施例的半导体器件400的视图。如在根据第一实施例的半导体器件100中所示的一些部件使用相同的附图标记来表示。半导体器件400的掩埋栅结构400g可以包括：栅电介质层106、栅电极bg和覆盖层109。栅电极bg可以包括第一掩埋部分107和第二掩埋部分108。第一掩埋部分107可以包括第一阻障107m和第一电极107e。第二掩埋部分108可以包括第二阻障108m和第二电极108e’。第一阻障107m和第二阻障108m可以包括氮化钛硅(tisin)或者氮化钽硅(tasin)。第一阻障107m可以具有20at％或者更少的硅含量，以具有高功函数，而第二阻障108m可以具有30at％或者更多的硅含量，以具有低功函数。第一电极107e可以包括钨。第二电极108e’可以为非金属导电材料，并且可以具有低于第一阻障107m的功函数。第二电极108e’可以包括多晶硅。第二电极108e’可以包括掺杂有n型掺杂剂的多晶硅，例如，n型掺杂多晶硅(n-polysi)。n型掺杂多晶硅具有低功函数。根据第四实施例，第一阻障107m为具有高功函数的材料，而第二阻障108m为具有低功函数的材料。第二电极108e’可以为低功函数材料。因此，可以通过第一阻障107m来调整阈值电压。可以通过第二阻障108m和第二电极108e’来改善栅致漏极泄漏(gidl)。图5b和图5c为图示了根据第四实施例的修改的半导体器件401、402的视图。在图5b的半导体器件401中，与如图3的半导体器件200中所示的部件相同的部件使用相同的附图标记来表示。在图5c的半导体器件402中，与如图4的半导体器件300中所示的部件相同的部件使用相同的附图标记来表示。参见图5b，半导体器件401的掩埋栅结构401g可以包括：栅电介质层106、功函数调整内衬210、栅电极bg和覆盖层109。栅电极bg可以包括第一掩埋部分107和第二掩埋部分108。第一掩埋部分107可以包括第一阻障107m和第一电极107e。第二掩埋部分108可以包括第二阻障108m和第二电极108e’。第二电极108e’可以包括n型掺杂多晶硅。功函数调整内衬210可以由具有更高氧面密度的金属氧化物形成。功函数调整内衬210具有比栅电介质层106高的氧面密度。功函数调整内衬210可以包括：氧化铝、氧化钛、氧化铪、氧化锆或者氧化镁。第一阻障107m和第二阻障108m可以包括氮化钛硅(tisin)或者氮化钽硅(tasin)。第一阻障107m可以具有20at％或者更少的硅含量，以具有高功函数，而第二阻障108m可以具有30at％或更高的硅含量，以具有低功函数。第一电极107e可以包括钨。因此，可以通过第一阻障107m和功函数调整内衬210来调整阈值电压。可以通过第二阻障108m和第二电极108e’来改善栅致漏极泄漏(gidl)。参见图5c，半导体器件402的掩埋栅结构402g可以包括：栅电介质层106、第一功函数调整内衬310、栅电极bg、第二功函数调整内衬311以及覆盖层109。栅电极bg可以包括第一掩埋部分107和第二掩埋部分108。第一掩埋部分107可以包括第一阻障107m和第一电极107e。第二掩埋部分108可以包括第二掩埋层108m和第二电极108e’。第二电极108e’可以包括n型掺杂多晶硅。第一功函数调整内衬310可以由具有更高氧面密度的金属氧化物形成。第一功函数调整内衬310具有比栅电介质层106高的氧面密度。第一功函数调整内衬310可以包括：氧化铝、氧化钛、氧化铪、氧化锆或者氧化镁。第二功函数调整内衬311可以由具有较低氧面密度的金属氧化物形成。第二功函数调整内衬311具有比栅电介质层106低的氧面密度。第二功函数调整内衬311可以包括：氧化钇、氧化镧、氧化锗、氧化镥或者氧化锶。第一阻障107m和第二阻障108m可以包括：氮化钛硅(tisin)或者氮化钽硅(tasin)。第一阻障107m可以具有20at％或者更少的硅含量，以具有高功函数，而第二阻障108m可以具有30at％或者更多的硅含量，以具有低功函数。第一电极107e可以包括钨。因此，可以通过第一阻障107m和第一功函数调整内衬310来调整阈值电压。可以通过第二阻障108m、第二电极108e’和第二功函数调整内衬311来改善栅致漏极泄漏(gidl)。根据第四实施例及其修改的掩埋栅结构400g、401g和402g可以应用至如图2a所示的掩埋栅型鳍沟道晶体管。图6a至图6f图示了用于制造根据第一实施例的半导体器件的方法。如图6a中所示，在衬底11中形成隔离层12。通过隔离层12来限定有源区14。可以经由浅沟槽隔离(sti)工艺来形成隔离层12。例如，通过刻蚀衬底11，来形成隔离沟槽13。用电介质材料来填充隔离沟槽13，且因此，形成隔离层12。隔离层12可以包括：氧化硅、氮化硅或者它们的组合。可以使用化学气相沉积(cvd)或者其它的沉积工艺，以使用电介质材料来填充隔离沟槽13。可以额外地使用平坦化工艺，例如化学机械抛光(cmp)。在衬底11中形成栅沟槽16。栅沟槽16可以形成为具有穿过有源区14和隔离层12的线形状。可以通过使用硬掩模15作为刻蚀掩模的刻蚀工艺来形成栅沟槽16。硬掩模15可以形成在衬底11上，并且可以具有线形状的开口。硬掩模15可以由相对于衬底11具有刻蚀选择性的材料形成。硬掩模15可以为氧化硅，例如，四乙基原硅酸盐(teos)。栅沟槽16可以形成为比隔离沟槽13浅。栅沟槽16可以具有能够增大随后要形成的栅电极的平均截面面积的足够的深度。根据这个事实，可以降低栅电极的电阻率。栅沟槽16的底部可以具有曲率或者可以圆化。以这种方式，通过将栅沟槽16的底部形成为具有曲率，可以最小化在栅沟槽16的底部的粗糙度，且因此，可以容易地执行栅电极的填充。此外，通过将栅沟槽16的底部形成为具有曲率，可以在栅沟槽16的底部去除成角度的拐角，由此可以减少电场集中。随后，虽然未示出，但是可以形成图2a和图2b所示的鳍区104f。为了形成鳍区104f，可以使栅沟槽16之下的隔离层12凹陷。如图6b所示，可以在栅沟槽16和硬掩模15的表面上形成栅电介质层17。在形成栅电介质层17之前，可以恢复对栅沟槽16的表面的刻蚀损伤。例如，牺牲氧化物可以通过热氧化工艺来形成，然后可以被去除。可以经由热氧化工艺来形成栅电介质层17。在另一个实施例中，可以通过化学气相沉积(cvd)或者原子层沉积(ald)来形成栅电介质层17。栅电介质层17可以包括高k材料、氧化物、氮化物、氮氧化物或者它们的组合。高k材料可以包括含铪材料。含铪材料可以包括：氧化铪、铪硅氧化物、铪硅氮氧化物或者它们的组合。在另一个实施例中，高k材料可以包括：氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、锆硅氮氧化物、氧化铝或者它们的组合。在本领域已知的任何现有的高k材料可以用作高k材料。可以在栅电介质层17上形成第一阻障层18a。第一阻障层18a可以保形地形成在栅电介质层17的表面上。第一阻障层18a可以包括硅含量被调整的钛硅氮化物。或者，第一阻障层18a可以包括硅含量被调整的钽硅氮化物。第一阻障层中的硅含量可以为20at％或者更少。因此，第一阻障层18a可以具有高功函数。可以使用原子层沉积(ald)或者化学气相沉积(cvd)来形成第一阻障层18a。可以在第一阻障层18a上形成第一电极层19a。第一电极层19a可以填充栅沟槽16。第一电极层19a包括低电阻率的金属材料。第一电极层19a可以包括钨。可以通过化学气相沉积(cvd)或者原子层沉积(ald)来形成第一电极层19a。如图6c所示，执行第一凹陷工艺，使得第一阻障18和第一电极19形成在栅沟槽16中。可以通过干法刻蚀(例如，回蚀工艺)来执行第一凹陷工艺。通过第一阻障层18a的回蚀工艺来形成第一阻障18。通过第一电极层19a的回蚀工艺来形成第一电极19。在另一个实施例中，可以在执行平坦化工艺以暴露出硬掩模15之后执行第一凹陷工艺。第一阻障18和第一电极19的上表面的高度可以在相同的水平处。通过上述第一凹陷工艺，第一阻障18和第一电极19的上表面可以被凹陷，并且位于比有源区14的上表面低的水平处。如图6d所示，可以在第一阻障18和第一电极19上形成第二阻障层20a。可以保形地形成第二阻障层20a。第二阻障层20a可以包括硅含量被调整的钛硅氮化物。或者，第二阻障层20a可以包括硅含量被调整的钽硅氮化物。第二阻障层20a中的硅含量可以为30at％或者更多。因此，第二阻障层20a可以具有低功函数。可以利用原子层沉积(ald)或者化学气相沉积(cvd)来形成第二阻障层20a。可以在第二阻障层20a上形成第二电极层21a。第二电极层21a可以填充栅沟槽16。第二电极层21a包括低电阻率的金属材料。第二电极层21a可以包括钨。可以通过化学气相沉积(cvd)或者原子层沉积(ald)来形成第二电极层21a。在另一个实施例中，第二电极层21a可以包括低功函数材料。例如，第二电极层21a可以包括n型掺杂多晶硅。如图6e所示，执行第二凹陷工艺，使得第二阻障20和第二电极21形成在栅沟槽16中。可以通过干法刻蚀(例如，回蚀工艺)来执行第二凹陷工艺。通过第二阻障层20a的回蚀工艺来形成第二阻障20。通过第二电极层21a的回蚀工艺来形成第二电极21。在另一个实施例中，可以在首先执行平坦化工艺以暴露出硬掩模15之后执行第二凹陷工艺。第二阻障20和第二电极21的上表面的高度可以处于相同的水平处。第二阻障20和第二电极21的上表面可以被凹陷，并且位于比有源区14的上表面低的水平处。通过上述第二凹陷工艺，可以形成栅电极bg。栅电极bg可以包括第一掩埋部分22和第二掩埋部分23。第一掩埋部分22可以包括第一阻障18和第一电极19。第二掩埋部分23可以包括第二阻障20和第二电极21。如图6f所示，在第二阻障20和第二电极21上形成覆盖层24。覆盖层24包括电介质材料。覆盖层24可以包括氮化硅。因此，可以执行覆盖层24的平坦化，使得硬掩模15的上表面被暴露出。在覆盖层24的平坦化工艺期间或者之后，可以去除在硬掩模15的上表面上的栅电介质层17。覆盖层24可以为氧化物-氮化物-氧化物(ono)结构。通过上述系列工艺，形成掩埋栅结构。掩埋栅结构包括：栅电介质层17、栅电极bg和覆盖层24。栅电极bg包括：第一阻障18、第一电极19、第二阻障20和第二电极21。栅电极bg的上表面位于比衬底11的上表面低的水平处。以这种方式，由于栅电极bg的上表面被凹陷，所以可以充分地保证栅电极bg与邻近的导体(例如，接触插塞)之间的物理距离。因此，可以提高栅电极bg与邻近的导体之间的耐电压。在形成覆盖层24之后，通过注入或者另一种掺杂技术来执行杂质的掺杂工艺。因此，在衬底11中形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以分别被称为源极区和漏极区。第一掺杂区25和第二掺杂区26中的每个可以具有与第二掩埋部分23重叠的深度。因此，第二阻障20可以与第一掺杂区25和第二掺杂区26重叠。第一阻障18可以不与第一掺杂区25和第二掺杂区26重叠。在另一个实施例中，可以在形成栅沟槽16之前形成第一掺杂区25和第二掺杂区26。例如，在通过使用离子注入掩模将杂质掺杂至有源区14中来形成掺杂区之后，可以形成栅沟槽16。此时，可以通过栅沟槽16而将掺杂区分成第一掺杂区25和第二掺杂区26。图7a至图7e图示了用于形成根据第二实施例的半导体器件的方法。除了可以额外地形成引起高功函数的功函数调整内衬31a之外，用于形成根据第二实施例的半导体器件的方法可以与图6a至图6f所示的方法相同。如图7a所示，在衬底11中形成隔离层12和有源区14。隔离层12可以填充隔离沟槽13。在衬底11中形成栅沟槽16。栅沟槽16可以形成为具有穿过有源区14和隔离层12的线形状。可以通过使用硬掩模15作为刻蚀掩模的刻蚀工艺来形成栅沟槽16。随后，虽然未示出，但是可以形成鳍区。为了形成鳍区，可以使在栅沟槽16之下的隔离层12凹陷。可以在栅沟槽16和硬掩模15的表面上形成栅电介质层17。可以通过热氧化工艺来形成栅电介质层17。在另一个实施例中，可以通过化学气相沉积(cvd)或者原子层沉积(ald)来形成栅电介质层17。栅电介质层17可以包括：高k材料、氧化硅、氮化硅、氮氧化硅或者它们的组合。可以在栅电介质层17上形成功函数调整内衬层31a。功函数调整内衬层31a可以保形地形成在栅电介质层17上。功函数调整内衬层31a可以由具有较高氧面密度的金属氧化物形成。功函数调整内衬层31a具有比栅电介质层17高的氧面密度。在栅电介质层17为sio2的情况下，功函数调整内衬层31a可以包括：氧化铝、氧化钛、氧化铪、氧化锆或者氧化镁。可以在功函数调整内衬层31a上形成第一阻障层18a。第一阻障层18a可以保形地形成在功函数调整内衬层31a的表面上。第一阻障层18a可以包括具有被调整的硅含量的钛硅氮化物。或者，第一阻障层18a可以包括硅含量被调整的钽硅氮化物。第一阻障层18a的硅含量可以为20at％或者更少。因此，第一阻障层18a可以具有高功函数。可以使用原子层沉积(ald)或者化学气相沉积(cvd)来形成第一阻障层18a。可以在第一阻障层18a上形成第一电极层19a。第一电极层19a可以填充栅沟槽16。第一电极层19a包括低电阻率的金属材料。第一电极层19a可以包括钨。可以通过化学气相沉积(cvd)或者原子层沉积(ald)来形成第一电极层19a。如图7b所示，执行第一凹陷工艺，使得第一阻障18和第一电极19形成在栅沟槽16中。可以通过干法刻蚀(例如，回蚀工艺)来执行第一凹陷工艺。第一阻障18通过第一阻障层18a的回蚀工艺来形成。第一电极19通过第一电极层19a的回蚀工艺来形成。在另一个实施例中，可在首先执行平坦化工艺以暴露出硬掩模15之后执行第一凹陷工艺。第一阻障18和第一电极19的上表面可以处于相同的水平处。在第一凹陷工艺期间，17可以通过功函数调整内衬层31a来保护栅电介质层。根据这个事实，能够大体上防止栅电介质层17被损伤。栅电介质层17接触随后将形成的第一掺杂区和第二掺杂区。通过上述第一凹陷工艺，第一阻障18和第一电极19的上表面可以被凹陷成比有源区14的上表面低。如图7c中所示，执行凹陷工艺，使得功函数调整内衬31形成在栅沟槽16中。也就是说，可以通过将功函数调整内衬层31a凹陷来形成功函数调整内衬31。功函数调整内衬31的上表面可以在与第一阻障18和第一电极19相同的水平处。功函数调整内衬31可以位于第一阻障18与栅电介质层17之间。如图7d所示，可以在功函数调整内衬31、第一阻障18和第一电极19上形成第二阻障层20a。第二阻障层20a可以被保形地形成。第二阻障层20a可以包括硅含量被调整的钛硅氮化物。或者，第二阻障层20a可以包括硅含量被调整的钽硅氮化物。第二阻障层20a的硅含量可以为30at％或者更多。因此，第二阻障层20a可以具有低功函数。可以使用原子层沉积(ald)或者化学气相沉积(cvd)来形成第二阻障层20a。可以在第二阻障层20a上形成第二电极层21a。第二电极层21a可以填充栅沟槽16。第二电极层21a包括低电阻率的金属材料。第二电极层21a可以包括钨。可以通过化学气相沉积(cvd)或者原子层沉积(ald)来形成第二电极层21a。在另一个实施例中，第二电极层21a可以包括低功函数材料。例如，第二电极层21a可以包括n型掺杂多晶硅。如图7e所示，执行第二凹陷工艺，使得第二阻障20和第二电极21形成在栅沟槽16中。可以通过干法刻蚀(例如，回蚀工艺)来执行第二凹陷工艺。通过图7d中所示的第二阻障层20a的回蚀工艺来形成第二阻障20。通过图7d中所示的第二电极层21a的回蚀工艺来形成第二电极21。在另一个实施例中，可以在首先执行平坦化工艺以暴露出硬掩模15之后执行第二凹陷工艺。第二阻障20和第二电极21的上表面可以处于相同的水平处。第二阻障20和第二电极21的上表面可以被凹陷，并且位于与有源区14的上表面相同的水平处。通过第二凹陷工艺，可以形成栅电极bg。栅电极bg可以包括第一掩埋部分22和第二掩埋部分23。第一掩埋部分22可以包括第一阻障18和第一电极19。第二掩埋部分23可以包括第二阻障20和第二电极21。在第二阻障20和第二电极21上形成覆盖层24。覆盖层24包括电介质材料。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，使得暴露出硬掩模15的上表面。在覆盖层24的平坦化工艺期间或者之后，可以去除在硬掩模15的上表面上的栅电介质层17。覆盖层24可以为氧化物-氮化物-氧化物ono结构。通过上述系列工艺，形成掩埋栅结构。掩埋栅结构包括：栅电介质层17、功函数调整内衬31、栅电极bg和覆盖层24。栅电极bg包括：第一阻障18、第一电极19、第二阻障20和第二电极21。栅电极bg的上表面位于低于衬底11的上表面。在形成覆盖层24之后，通过注入或者另一种掺杂技术来执行杂质的掺杂工艺。因此，在衬底11中形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以分别被称为源极区和漏极区。第一掺杂区25和第二掺杂区26可以具有与第二掩埋部分23重叠的深度。因此，第二阻障20可以与第一掺杂区25和第二掺杂区26重叠。第一阻障18和功函数调整内衬31可以不与第一掺杂区25和第二掺杂区26重叠。在另一个实施例中，可以在形成栅沟槽16之前形成第一掺杂区25和第二掺杂区26。例如，在通过使用离子注入掩模将杂质掺杂至有源区14中而形成掺杂区之后，可以形成栅沟槽16。此时，可以通过栅沟槽16将掺杂区分成第一掺杂区25和第二掺杂区26。图8a至图8e图示了用于形成根据第三实施例的半导体器件的方法。除了在形成第二掩埋部分之前可以额外地形成引起低功函数的第二功函数调整内衬41之外，用于形成根据第三实施例的半导体器件的方法可以与图7a至图7e所示的方法相同。首先，通过根据图7a至图7c的系列工艺来形成功函数调整内衬31、第一阻障18和第一电极19。在下文中，功函数调整内衬31将被称为第一功函数调整内衬31。第一功函数调整内衬31和栅电介质层17可以形成引起高功函数的偶极。接着，如图8a所示，可以在第一功函数调整内衬31、第一阻障18和第一电极19上形成第二功函数调整内衬层41a。第二功函数调整内衬层41a可以被保形地形成。第二功函数调整内衬层41a可以由具有较低氧面密度的金属氧化物形成。第二功函数调整内衬层41a具有比栅电介质层17低的氧面密度。在栅电介质层17为sio2的情况下，第二功函数调整内衬层41a可以包括：氧化钇、氧化镧、氧化锗、氧化镥或者氧化锶。如图8b所示，为了形成预第二功函数调整内衬41b，可以执行回蚀工艺。换言之，第二功函数调整内衬层41a可以被回蚀。因此，可以形成具有间隔件形状的预第二功函数调整内衬41b。预第二功函数调整内衬41b的下表面可以接触第一功函数调整内衬31的上表面。如图8c所示，可以形成第二阻障层20a。第二阻障层20a可以形成为覆盖预第二功函数调整内衬41b、第一阻障18和第一电极19。第二阻障层20a可以被保形地形成。第二阻障层20a可以包括具有被调整的硅含量的钛硅氮化物。或者，第二阻障层20a可以包括具有被调整的硅含量的钽硅氮化物。第二阻障层20a的硅含量可以为30at％或者更多。因此，第二阻障层20a可以具有低功函数。可以使用原子层沉积(ald)或者化学气相沉积(cvd)来形成第二阻障层20a。可以在第二阻障层20a上形成第二电极层21a。第二电极层21a可以填充栅沟槽16。第二电极层21a包括低电阻率的金属材料。第二电极层21a可以包括钨。可以通过化学气相沉积(cvd)或者原子层沉积(ald)来形成第二电极层21a。在另一个实施例中，第二电极层21a可以包括低功函数材料。例如，第二电极层21a可以包括n型掺杂多晶硅。如图8d所示，执行第二凹陷工艺，使得第二阻障20和第二电极21形成在栅沟槽16中。可以通过干法刻蚀(例如，回蚀工艺)来执行第二凹陷工艺。第二阻障20通过第二阻障层20a的回蚀工艺来形成。第二电极21通过第二电极层21a的回蚀工艺来形成。在另一个实施例中，可以在首先执行平坦化工艺以暴露出硬掩模15之后执行第二凹陷工艺。第二阻障20和第二电极21的上表面可以处于相同的水平处。第二阻障20和第二电极21的上表面可以被凹陷，并且位于比有源区14的上表面低的水平处。通过第二凹陷工艺，可以形成栅电极bg。栅电极bg可以包括第一掩埋部分22和第二掩埋部分23。第一掩埋部分22可以包括第一阻障18和第一电极19。第二掩埋部分23可以包括第二阻障20和第二电极21。为了形成第二功函数调整内衬41，可以回蚀预第二功函数调整内衬41b。第二功函数调整内衬41的上表面可以处于与第二阻障20和第二电极21的上表面相同的水平处。如图8e所示，在第二功函数调整内衬41、第二阻障20和第二电极21上形成覆盖层24。覆盖层24包括电介质材料。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，使得暴露出硬掩模15的上表面。在覆盖层24的平坦化工艺期间或者之后，可以去除在硬掩模15的上表面上的栅电介质层17。覆盖层24可以为氧化物-氮化物-氧化物(ono)结构。通过上述系列工艺，形成掩埋栅结构。掩埋栅结构包括：栅电介质层17、第一功函数调整内衬31、栅电极bg、第二功函数调整内衬41和覆盖层24。栅电极bg包括：第一阻障18、第一电极19、第二阻障20和第二电极21。栅电极bg的上表面位于比衬底11的上表面低的水平处。第一功函数调整内衬31可以位于第一阻障18与栅电介质层17之间。第二功函数调整内衬41可以位于第二阻障20与栅电介质层17之间。在形成覆盖层24之后，通过注入或者另一种掺杂技术来执行杂质的掺杂工艺。根据这个事实，在衬底11中形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以分别被称为源极区和漏极区。第一掺杂区25和第二掺杂区26可以具有与第二掩埋部分23重叠的深度。因此，第二阻障20和第二功函数调整内衬41可以与第一掺杂区25和第二掺杂区26重叠。第一阻障18和第一功函数调整内衬31可以不与第一掺杂区25和第二掺杂区26重叠。在另一个实施例中，可以在形成栅沟槽16之前形成第一掺杂区25和第二掺杂区26。例如，在通过使用离子注入掩模将杂质掺杂至有源区14中而形成掺杂区之后，可以形成栅沟槽16。此时，可以通过栅沟槽16将掺杂区分成第一掺杂区25和第二掺杂区26。根据上述实施例的半导体器件可以应用于动态随机存取存储器(dram)，但是不限于此。根据上述实施例的半导体器件也可以应用于存储器，例如，静态随机存取存储器(sram)、快闪存储器、铁电随机存取存储器(feram)、磁性随机存取存储器(mram)、相变随机存取存储器(pram)等。图9图示了包括根据实施例的半导体器件的存储单元。参见图9，示出了存储单元500。存储单元500可以包括：晶体管100、位线bl和存储元件m。晶体管100可以与图1的半导体器件100相同。因此，晶体管100可以包括：掩埋栅结构100g、第一掺杂区110和第二掺杂区111。掩埋栅结构100g可以形成在栅沟槽105中。掩埋栅结构100g可以包括：栅电介质层106、栅电极bg和覆盖层109。栅电极bg可以包括第一掩埋部分107和第二掩埋部分108。第一掩埋部分107可以包括第一阻障107m和第一电极107e。第二掩埋部分108可以包括第二阻障108m和第二电极108e。第一掺杂区110可以经由第一接触插塞511与位线bl电耦接。第二掺杂区111可以经由第二接触插塞512与存储元件m电耦接。存储元件m可以包括电容器。掩埋栅结构100g可以被称为掩埋字线结构(bwl)。可以用根据第二实施例、第三实施例、第四实施例和第四实施例的修改的半导体器件来代替晶体管100。如上所述，存储单元500的掩埋栅结构100g包括具有高功函数的第一阻障107m和具有低功函数的第二阻障108m。因此，可以改善刷新特性。在实施例中，通过使用由具有高功函数的阻障而产生的平带电压偏移，能够容易地调整阈值电压。另外，通过高功函数的阻障，可以降低沟道剂量，并且可以减少结泄漏。此外，在实施例中，由于在栅电极与源极区/漏极区之间形成低功函数材料或者能够改变成低功函数的偶极，所以可以减少栅致漏极泄漏(gidl)。尽管出于说明性的目的已经描述了各种实施例，但是对于本领域的技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。当前第1页12