1.一种半导体器件，包括：
包括第一材料的半导体衬底，所述第一材料具有第一晶格常数；
位于所述半导体衬底之上的源极区，所述源极区包括第二材料，所述第二材料具有与所述第一晶格常数不同的第二晶格常数；
位于所述半导体衬底之上的漏极区，所述漏极区包括所述第二材料；
纳米线，所述纳米线被耦合至所述源极区且被耦合至所述漏极区，所述纳米线包括第三材料，所述第三材料具有与所述第二晶格常数相同的第三晶格常数；
栅极电介质层，所述栅极电介质层位于所述纳米线的至少一部分的周围；以及
栅极电极，所述栅极电极位于所述纳米线的至少一部分的周围，并且所述栅极电极至少通过所述栅极电介质层与所述纳米线分隔开。
2.根据权利要求1所述的器件，其中，所述第二晶格常数大于所述第一晶格常数。
3.根据权利要求1所述的器件，其中，所述第二材料与所述第三材料相同。
4.根据权利要求1所述的器件，其中，所述源极区和所述漏极区都具有有角度的侧壁。
5.根据权利要求1所述的器件，其中，所述源极区在位于所述半导体衬底之上的第一位置处具有第一宽度，所述源极区在位于所述半导体衬底之上的第二位置处具有第二宽度，所述第二位置与所述第一位置距离所述半导体衬底的距离不同，并且所述第一宽度大于所述第二宽度。
6.根据权利要求5所述的器件，其中，所述源极区的所述第一宽度大于所述纳米线的最大宽度。
7.根据权利要求1所述的器件，进一步包括位于所述半导体衬底的第一部分上方的隔离区层，其中，所述半导体衬底的第二部分向上延伸超过所述隔离区层的底部表面。
8.根据权利要求7所述的器件，其中，所述半导体衬底的所述第二部分没有向上延伸到所述隔离区层的顶部表面。
9.根据权利要求7所述的器件，其中，所述纳米线的至少部分直接位于所述半导体衬底的所述第二部分之上，而不与所述半导体衬底的所述第二部分直接接触。
10.根据权利要求1所述的器件，其中，所述漏极区具有侧壁，并且所述漏极区的所述侧壁是[111]-刻面。
11.一种制造半导体器件的方法，所述方法包括：
在半导体衬底之上形成源极区，所述半导体衬底包括第一材料，所述第一材料具有第一晶格常数，并且所述源极区包括第二材料，所述第二材料具有与所述第一晶格常数不同的第二晶格常数；
在所述半导体衬底之上形成漏极区，所述漏极区包括所述第二材料；
形成纳米线，所述纳米线被耦合至所述源极区且被耦合至所述漏极区，所述纳米线包括第三材料，所述第三材料具有与所述第二晶格常数相同的第三晶格常数；
在所述纳米线的至少一部分的周围形成栅极电介质层；以及
在所述纳米线的至少一部分的周围形成栅极电极，并且所述栅极电极至少通过所述栅极电介质层与所述纳米线分隔开。
12.根据权利要求11所述的方法，其中，所述第二晶格常数大于所述第一晶格常数。
13.根据权利要求11所述的方法，其中，所述第二材料与所述第三材料相同。
14.根据权利要求11所述的方法，其中，所述源极区和所述漏极区都具有有角度的侧壁。
15.根据权利要求11所述的方法，其中，所述源极区在位于所述半导体衬底之上的第一位置处具有第一宽度，所述源极区在位于所述半导体衬底之上的第二位置处具有第二宽度，所述第二位置与所述第一位置距离所述半导体衬底的距离不同，并且所述第一宽度大于所述第二宽度。
16.根据权利要求15所述的方法，其中，所述源极区的所述第一宽度大于所述纳米线的最大宽度。
17.根据权利要求11所述的方法，进一步包括形成位于所述半导体衬底的第一部分上方的隔离区层，其中，所述半导体衬底的第二部分向上延伸超过所述隔离区层的底部表面。
18.根据权利要求17所述的方法，其中，所述半导体衬底的所述第二部分没有向上延伸到所述隔离区层的顶部表面。
19.根据权利要求17所述的方法，其中，所述纳米线的至少部分直接位于所述半导体衬底的所述第二部分之上，而不与所述半导体衬底的所述第二部分直接接触。
20.根据权利要求11所述的方法，其中，所述漏极区具有侧壁，所述漏极区的所述侧壁是[111]-刻面。
21.一种半导体器件，包括：
衬底，所述衬底具有顶部表面，所述顶部表面具有第一晶格常数；
嵌入式外延源极区和嵌入式外延漏极区，所述嵌入式外延源极区和所述嵌入式外延漏极区布置在所述衬底的所述顶部表面上，所述嵌入式外延源极区和所述嵌入式外延漏极区具有与所述第一晶格常数不同的第二晶格常数；
沟道纳米线，所述沟道纳米线具有与所述第一晶格常数不同的第三晶格常数，其中，所述第三晶格常数与所述第二晶格常数相同，所述沟道纳米线耦合到所述嵌入式外延源极区和所述嵌入式外延漏极区；
栅极电介质层，所述栅极电介质层布置在所述沟道纳米线的一个轴上且包围所述沟道纳米线的所述一个轴；以及
栅极电极，所述栅极电极布置在所述栅极电介质层上并围绕所述沟道纳米线的所述一个轴。
22.根据权利要求21所述的半导体器件，其中，所述外延源极区和所述外延漏极区是[111]-刻面的。
23.根据权利要求21所述的半导体器件，进一步包括底部栅极隔离物，所述底部栅极隔离物布置在所述衬底的所述顶部表面上且在所述沟道纳米线之下，其中，所述底部栅极隔离物具有的厚度足够厚，以将所述衬底的所述顶部表面与通过所述栅极电极的容性耦合隔离。
24.一种制造半导体器件的方法，所述方法包括：
在衬底的顶部表面上形成嵌入式外延源极区和嵌入式外延漏极区，所述衬底的所述顶部表面具有第一晶格常数，并且所述嵌入式外延源极区和所述嵌入式外延漏极区具有与所述第一晶格常数不同的第二晶格常数；
形成沟道纳米线，所述沟道纳米线具有与所述第一晶格常数不同的第三晶格常数，其中，所述第三晶格常数与所述第二晶格常数相同，所述沟道纳米线耦合到所述嵌入式外延源极区和所述嵌入式外延漏极区；
在所述沟道纳米线的一个轴上且包围所述沟道纳米线的所述一个轴形成栅极电介质层；以及
在所述栅极电介质层上并围绕所述沟道纳米线的所述一个轴形成栅极电极。
25.根据权利要求24所述的方法，其中，所述外延源极区和所述外延漏极区是[111]-刻面的。
26.根据权利要求24所述的方法，进一步包括在所述衬底的所述顶部表面上且在所述沟道纳米线之下形成底部栅极隔离物，其中，所述底部栅极隔离物具有的厚度足够厚，以将所述衬底的所述顶部表面与通过所述栅极电极的容性耦合隔离。