嵌入式HKMG非易失性存储器的制作方法

本发明的实施例涉及半导体领域，更具体地涉及嵌入式hkmg非易失性存储器。

背景技术：

嵌入式存储器是在半导体工业中使用以提高集成电路(ic)的性能的技术。嵌入式存储器是非独立的存储器，它与逻辑核芯集成在同一芯片上，并且支持逻辑核芯完成预期的功能。高性能的嵌入式存储器由于其高速度和宽总线能力而成为vlsi中的组件，这限制或消除了芯片间通信。

技术实现要素：

本发明的实施例提供了一种集成电路(ic)，包括：逻辑区，包括设置在衬底上方的逻辑器件并且包括设置在第一高k栅极介电层上方的第一金属栅极；以及嵌入式存储区，邻近所述逻辑区设置并且包括非易失性存储(nvm)器件，所述非易失性存储器件包括设置在所述衬底上方的分离栅极闪速存储单元；其中，所述分离栅极闪速存储单元包括选择栅极和控制栅极，所述选择栅极和所述控制栅极通过在所述控制栅极下方延伸的电荷捕获层分隔开；其中，所述控制栅极或所述选择栅极是通过第二高k栅极介电层与所述衬底分隔开的金属栅极。

本发明的实施例还提供了一种形成集成电路(ic)的方法，包括：提供包括逻辑区和存储区的衬底；在所述逻辑区内形成第一牺牲栅极堆叠件，并且在所述存储区内形成第二牺牲栅极堆叠件；形成通过电荷捕获层与所述第二牺牲栅极堆叠件分隔开的第三牺牲栅极堆叠件；以及用高k栅极介电层和金属层替换所述第一牺牲栅极堆叠件以及替换所述第二牺牲栅极堆叠件和所述第三牺牲栅极堆叠件中的至少一个，以在所述逻辑区内形成第一金属栅极并且在所述存储区内形成第二金属栅极。

本发明的实施例还提供了一种形成集成电路(ic)的方法，包括：提供包括具有逻辑器件的逻辑区和具有非易失性存储器件的存储区的衬底；在所述逻辑区内形成第一牺牲栅极堆叠件，并且在所述存储区内形成第二牺牲栅极堆叠件；形成通过电荷捕获层与所述第二牺牲栅极堆叠件分隔开的第三牺牲栅极堆叠件；以及用高k栅极介电层和金属层替换所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件，以在所述逻辑区内形成第一金属栅极并且在所述存储区内形成第二金属栅极。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的实施例。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。

图1示出了包括高k金属栅极(hkmg)非易失性存储(nvm)器件的集成电路(ic)的一些实施例的截面图。

图2示出了包括hkmgnvm器件的ic的一些附加实施例的截面图。

图3示出了包括hkmgnvm器件的ic的一些附加实施例的截面图。

图4至图12d示出了用于制造包括hkmgnvm器件的ic的方法的一些实施例的一系列截面图。

图13示出了用于制造包括hkmgnvm器件的ic的方法的一些实施例的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成附加的部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。

在新兴技术节点中，半导体工业已经开始将逻辑器件和存储器件集成在单一半导体芯片上。与采用两个单独的芯片(一个用于存储器，而另一个用于逻辑器件)，并且由于连接两个芯片的引线或布线导致了不期望的延时的方法相比，这种集成提高了性能。此外，由于用来制造两种类型的器件的具体加工步骤的共用，所以用于将存储器件和逻辑器件集成在同样的半导体芯片上的加工成本降低。一种常见类型的嵌入式存储器是嵌入式闪速存储器。嵌入式闪速存储器可以包括布置在闪速存储单元的第一和第二源极/漏极区之间的选择栅极。闪速存储单元也包括布置在选择栅极旁边并且通过电荷捕获介电层与选择栅极分隔开的控制栅极。

高k金属栅极(hkmg)技术已经成为下一代cmos器件的其中一种领先技术。hkmg技术包含高k电介质，该高k电介质具有大于先前的栅氧化物的介电常数，以提高晶体管电容并且减小栅极泄露。金属栅极代替多晶硅栅极使用，以帮助费米能级钉扎，并且允许栅极调节至低阈值电压。通过将金属栅极与高k电介质组合，hkmg技术做出了进一步的缩小(scale)可能，并且允许集成芯片在降低的功率下运行。

本发明涉及一种包括高k金属栅极(hkmg)非易失性存储(nvm)器件并且提供小尺寸和高性能的集成电路(ic)，以及形成的方法。在一些实施例中，该集成电路包括逻辑区和设置在衬底上方的邻近的嵌入式存储区。逻辑区包括逻辑器件，逻辑器件包括设置在第一高k栅极介电层上方的第一金属栅极。存储区包括闪速存储单元，闪速存储单元包括选择栅极和控制栅极，选择栅极和控制栅极通过在控制栅极下方延伸的电荷捕获层分隔开。选择栅极或控制栅极可以为金属栅极。在一些实施例中，通过高k栅极介电层对金属栅极的底部和侧壁表面进行加衬。通过在逻辑区和存储区中具有hkmg结构，提高了ic性能并且在新兴技术节点(例如，28nm以及以下)中的进一步缩小成为可能。

图1示出了包括hkmgnvm器件、或混合nvm器件的ic100的一些实施例的截面图。ic100包括逻辑区104和邻近逻辑区104设置的嵌入式存储区102。逻辑区104包括设置在衬底106上方的逻辑器件112。逻辑器件112包括设置在第一高k栅极介电层116a上方的第一金属栅极114。嵌入式存储区102包括非易失性存储(nvm)器件118，非易失性存储(nvm)器件118包括设置在第二高k栅极介电层116b上方的第二金属栅极120。在一些实施例中，第一和第二金属栅极114、120分别具有通过第一和第二高k栅极介电层116a、116b进行加衬的底部和侧壁表面。第一和第二金属栅极114、120可具有立方体形状，其具有彼此对准的上表面。通过在逻辑器件112和nvm器件118中具有hkmg结构，晶体管电容(并且因而驱动电流)增大并且栅极泄露和阈值电压减小。

在一些实施例中，nvm118包括设置在衬底106上方的分离栅极(splitgate)闪速存储单元。该分离闪速存储单元包括通过电荷捕获层124与选择栅极分隔开的控制栅极126。在一些实施例中，第二金属栅极120可包括分离闪速存储单元的选择栅极。在一些实施例中，控制栅极126包括多晶硅。电荷捕获层124在控制栅极126下方延伸并且将控制栅极126与衬底106分隔开。源极/漏极区122布置在选择栅极和控制栅极126的相对侧处。

选择栅极可连接至字线，字线可配置为控制分离闪速存储单元的存取。第二高k栅极介电层116b减小遂穿栅极泄漏，并且允许低电压施加至选择栅极，以在选择栅极下方形成反型沟道(inversionchannel)。在操作期间，电荷(例如，电子)可通过源极/漏极区122喷射至电荷捕获层124以对闪速存储单元进行编程。低选择栅极电压有助于使漏极电流最小化并且导致相对小的编程功率。将高电压施加至控制栅极126，控制栅极126从电荷捕获层124吸引电子或将电子排斥至电荷捕获层124，从而产生高注入或去除效率。

逻辑区104和嵌入式存储区102通过层间介电层110彼此横向分隔开。在一些实施例中，接触蚀刻停止层108将层间介电层110与逻辑器件112、nvm器件118和衬底106分隔开。接触蚀刻停止层108可对逻辑器件112和nvm器件118进行加衬，并且具有在逻辑区104与嵌入式存储区102之间延伸的基本上平坦的上表面。使用层间介电层110和接触蚀刻停止层108以隔离逻辑器件112和nvm器件118以允许实现高器件密度。

在一些实施例中，ic100还包括沿着选择栅极和控制栅极126的相对侧设置的第一侧壁间隔件128。沿着第一金属栅极114设置第二侧壁间隔件130。在一些实施例中，第一和第二侧壁间隔件128、130可由氮化硅制成。接触蚀刻停止层108可具有在逻辑区104与存储区102之间的‘u’型结构。该‘u’型结构具有邻接第一侧壁间隔件128的第一竖直组件和邻接第二侧壁间隔件130的第二竖直组件。第一和第二侧壁间隔件128、130接触衬底106的上表面。在一些实施例中，第一侧壁间隔件128具有带有与电荷捕获层124的侧壁以及设置在该电荷捕获层上的控制栅极126的侧壁对准的侧壁的一部分。

图2示出了包括hkmgnvm器件、或混合nvm器件的ic200一些附加实施例的截面图。ic200包括具有逻辑器件112的逻辑区104和具有nvm器件118的嵌入式存储区102。多个源极/漏极区202设置在逻辑区104和嵌入式存储区102中的衬底106内。硅化物层204布置在源极/漏极区202上。在一些实施例中，硅化物层204包括硅化镍。第一金属栅极114在逻辑区104内的介于源极/漏极区202之间的位置处设置在衬底106上方。第一金属栅极114具有通过第一高k栅极介电层216a进行加衬的底部表面和侧壁表面。

在存储区102内，选择栅极210和控制栅极214设置在衬底106上方。电荷捕获层124设置在选择栅极210与控制栅极214之间，并且在控制栅极214下方延伸。在一些实施例中，电荷捕获层124可包括三层结构。例如，在一些实施例中，该三层结构可包括具有第一介电层124a(例如，二氧化硅层)、接触第一介电层124a的氮化物层124b(例如，氮化硅层)、以及接触氮化物层124b的第二介电层124c(例如，二氧化硅层)的ono结构。在其他的实施例中，该三层结构可包括具有第一氧化物层、接触第一氧化物层的晶体纳米点(例如，硅点(silicondot))的层、以及接触第一氧化物层和晶体纳米点的层的第二氧化物层的氧化物-纳米-晶体-氧化物(onco)结构。

在一些实施例中，控制栅极214包括金属并且具有通过第二高k栅极介电层216b进行加衬的底部表面和侧壁表面。选择栅极210包括多晶硅，并且通过栅极氧化物层212于介于源极/漏极区202之间的下面的沟道区分隔开。在一些实施例中，例如，第一金属栅极114和控制栅极214可包括钛(ti)、钽(ta)、钨(w)、铝(al)或锆(zr)。在一些实施例中，例如，第一高k栅极介电层216a和第二高k栅极介电层216b可包括氧化铪(hfo)、硅铪氧化物(hfsio)、铝铪氧化物(hfalo)或钽铪氧化物(hftao)。

在一些实施例中，沿着nvm器件118的侧壁设置第一侧壁间隔件228，并且沿着逻辑器件112的侧壁设置第二侧壁间隔件230。接触蚀刻停止层108对第一和第二侧壁间隔件228、230的侧壁进行加衬，并且沿着衬底106和硅化物层204的上表面连续地延伸。在一些实施例中，接触蚀刻停止层108具有介于逻辑区104与存储区102之间的‘u’型结构。该‘u’型结构具有邻接第一侧壁间隔件228的第一竖直组件、邻接第二侧壁间隔件230的第二竖直组件、以及将第一竖直组件和第二竖直组件与基本平坦的上表面连接的横向组件。第一层间介电层110设置在接触蚀刻停止层108的凹槽内。在一些实施例中，第一层间介电层110具有与选择栅极210、控制栅极214、电荷捕获层124和第一金属栅极114的上表面对准的上表面。

在一些实施例中，第二层间介电层206可设置在nvm器件118和逻辑器件112上方。在一些实施例中，第一层间介电层110和第二层间介电层206可包括低k介电层、超低k介电层、极低k介电层、和/或二氧化硅层。包括导电材料的多个接触件208穿过第二层间介电层206竖直地延伸。在一些实施例中，该多个接触件中的一个或多个接触件也可穿过第一层间介电层110和接触蚀刻停止层108延伸，并且可耦合至源极/漏极区202。在一些实施例中，该多个接触件208可包括金属，诸如钨、铜、和/或铝。

图3示出了包括hkmgnvm器件的ic300的一些附加实施例的截面图。ic300包括逻辑区104和布置在衬底106上方的邻近的存储区102。逻辑区104包括具有第一金属栅极114的逻辑器件112，第一金属栅极114通过第一高k栅极介电层316a与衬底106分隔开。存储区102包括nvm器件118。在一些实施例中，nvm器件118包括多个分离栅极闪速存储单元，该多个分离栅极闪速存储单元分别包括选择栅极310和通过电荷捕获层124分隔开的控制栅极314。电荷捕获层124在控制栅极314下方延伸。在一些实施例中，选择栅极310和控制栅极314由与第一金属栅极114相同的金属材料制成。选择栅极310和控制栅极314可具有分别通过第二高k栅极介电层316b和第三高k栅极介电层316c进行加衬的底部和侧壁表面。在一些实施例中，第一金属栅极114和第二高k栅极介电层316a通过栅极氧化物的第一部分320a与衬底106分隔开，并且选择栅极310和第二高k介电层316b通过栅极氧化物的第二部分320b与衬底106分隔开。栅极氧化物的第一部分320a和第二部分320b具有相同或不同的厚度。

在一些实施例中，侧壁间隔件318a-318c具有沿第一金属栅极114的侧壁设置的第一部分318a、沿控制栅极314、第三高k栅极介电层316c和电荷捕获层124的侧壁设置的第二部分318b、以及设置在选择栅极310的与控制栅极314相对的侧部处的第三部分318c。接触蚀刻停止层108a-108c包括在逻辑区104内对侧壁间隔件的第一部分318a的相对侧壁加衬的第一u型部分108a、在逻辑区104与存储区102之间对侧壁间隔件的第一部分318a和第二部分318b的相对侧壁加衬的第二u型部分108b、以及在存储区102内对侧壁间隔件的第三部分318c的相对侧壁加衬的第三u型部分108c。

尽管未在以上附图中示出，但是逻辑区104的逻辑器件和存储区102的存储器件可包括具有不同组分的金属栅极。例如，逻辑区104可包括具有高k栅极介电层和上面的nmos金属栅极的nmos晶体管器件以及具有高k栅极介电层和上面的pmos金属栅极的pmos晶体管器件。nmos金属栅极具有与pmos金属栅极不同的组分和不同的功函数。在一些实施例中，例如，高k栅极介电层可包括氧化铪(hfo)、硅铪氧化物(hfsio)、铝铪氧化物(hfalo)或钽铪氧化物(hftao)。例如，金属栅极可包括钛(ti)、钽(ta)、钨(w)、铝(al)、锆(zr)。

图4至图12示出了用于制造包括hkmgnvm器件的ic的方法的一些实施例的一系列截面图400-1200。

如图4的截面图400中所示，牺牲栅极堆叠件408、410和电荷捕获层124形成在衬底106上方。第一牺牲栅极堆叠件410形成在逻辑区104内，第二牺牲栅极堆叠件408形成在存储区102内。在各个实施例中，衬底106可以包括诸如半导体晶圆或位于晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅体、sige、soi等)，以及形成在其上和/或与其相关的任何其他类型的半导体和/或外延层。在一些实施例中，通过在衬底106上方形成牺牲栅极氧化物层402、在牺牲栅极氧化物层402上方形成导电牺牲栅极层(例如，牺牲多晶硅层404)、以及在牺牲多晶硅层404上方形成硬掩模406来形成第一牺牲栅极堆叠件410和第二牺牲栅极堆叠件408。然后，图案化并且蚀刻牺牲栅极氧化物层402、牺牲多晶硅层404和硬掩模406，以形成第一牺牲栅极堆叠件410和第二牺牲栅极堆叠件408。

电荷捕获层124形成在衬底106上方、沿第一和第二牺牲栅极堆叠件408、410的侧壁向上延伸、以及形成在第一和第二牺牲栅极堆叠件408、410上方。在一些实施例中，通过使用沉积技术(例如，pvd、cvd、pe-cvd、ald等)形成电荷捕获层124，以形成三层结构，该三层机构包括具有第一氧化物层124a(例如，二氧化硅层)、接触第一氧化物层124a的氮化物层124b(例如，氮化硅层)、以及接触氮化物层124b的第二氧化物层124c的ono结构。

如图5的截面图500中所示，例如控制栅极层502的导电层和牺牲硬掩模层504形成在电荷捕获层124上方。在一些实施例中，形成并且蚀刻控制栅极层502以得到平坦上表面，牺牲硬掩模层504随后形成在该平坦上表面上。在一些实施例中，控制栅极层502可包括通过沉积工艺(如，cvd、pvd、ald等)形成的掺杂的多晶硅或金属。在一些实施例中，牺牲硬掩模层504可包括通过沉积工艺形成的氧化物或氮化物。

如图6的截面图600中所示，控制栅极层502和牺牲硬掩模层504被图案化以形成牺牲控制栅极606和牺牲控制栅极606上方的硬掩模602。在一些实施例中，通过自对准工艺形成牺牲控制栅极606。例如，执行各向异性蚀刻来去除牺牲硬掩模层504(例如，图5的504)的横向部分，而留下沿着牺牲栅极堆叠件408、410的侧壁的竖直部分(包括布置在控制栅极层502上的硬掩模602)。随后，利用合适的位置中的硬掩模602并且使其用作用于牺牲控制栅极606的掩模以回蚀刻控制栅极层502(例如，图5的502)。

如图7的截面图700中所示，通过一系列的蚀刻工艺去除牺牲硬掩模层504、控制栅极层502、以及电荷捕获层124的多余材料。在一些实施例中，在存储区102内，蚀刻工艺去除介于第二牺牲栅极堆叠件408的与牺牲控制栅极606相对的相对侧部之间的牺牲硬掩模层504、控制栅极层502、以及电荷捕获层124。在逻辑区104内，牺牲硬掩模层504、控制栅极层502、以及电荷捕获层124被去除。在一些实施例中，通过执行光刻工艺以及形成掩模层来去除多余材料，以防止硬掩模602和牺牲控制栅极606被去除。在各种实施例中，蚀刻工艺可包括干蚀刻(例如，利用四氟化碳(cf4)、六氟化硫(sf6)、三氟化氮(nf3)等的等离子体蚀刻)。

如图8的截面图800中所示，沿着第一牺牲栅极堆叠件410和第二牺牲栅极堆叠件408形成侧壁间隔件802。在一些实施例中，侧壁间隔件802可包括通过沉积工艺形成的氧化物(例如，sio2)或氮化物(例如，sin)。侧壁间隔件802可形成在衬底106的上表面上。

源极/漏极区202随后分别形成在存储区102内和逻辑区104内。在一些实施例中，例如，源极/漏极区202可通过注入工艺形成，注入工艺用掺杂剂(诸如硼(b)或磷(p))注入衬底106。在一些其他的实施例中，源极/漏极区202可通过执行蚀刻工艺以形成沟槽、随后通过外延生长工艺来形成。源极/漏极区202可具有高于衬底106的上表面的凸起部分。在一些实施例中，执行硅化工艺以在源极/漏极区202的上表面上形成硅化物层204。在一些实施例中，可通过沉积镍层并且然后执行热退火工艺(例如，快速热退火)执行硅化工艺。

如图9的截面图900中所示，共形接触蚀刻停止层108形成在源极/漏极区202上方并且沿侧壁间隔件802延伸。在一些实施例中，接触蚀刻停止层108可包括通过沉积工艺(如，cvd、pvd等)形成的氮化硅。然后，在接触蚀刻停止层108上方形成第一层间介电层110，随后执行第一平坦化工艺。在一些实施例中，第一层间介电层110可包括通过沉积工艺(例如，cvd、pvd等)形成的低k介电层。

第一平坦化工艺去除硬掩模406、硬掩模602以及间隔件802的侧壁的上部，从而暴露逻辑区104内的第一牺牲栅极404a、存储区内的牺牲选择栅极404b、以及牺牲控制栅极606。在一些实施例中，第一平坦化工艺可包括化学机械抛光(cmp)工艺。

图10a至图10d示出了图9之后的随后的替换栅极工艺的一些实施例。

如图10a的截面图100a中所示，第一牺牲栅极404a、牺牲选择栅极404b、以及牺牲栅极氧化物层402(例如，图9中的402)被去除，从而导致侧壁间隔件802之间和/或侧壁间隔件802与电荷捕获层124之间的沟槽1002的形成。

如图10b的截面图1000b中所示，形成共形高k栅极介电层1004以对沟槽1002加衬。然后使用沉积技术(例如，化学汽相沉积、物理汽相沉积等)在高k栅极介电层1004上形成金属层1006，以填充沟槽1002。尽管示出为沉积单个金属层，但是应当理解，该替换栅极工艺可包括一系列沉积和蚀刻工艺以在沟槽内形成不同的金属组分，以用于不同的逻辑/存储器件、或相同的逻辑/存储器件的不同组件。以这种方式，能够实现期望的功函数。

如图10c的截面图1000c中所示，执行第二平坦化工艺。在金属层1006和高k栅极介电层1004上执行第二平坦化工艺，使得第一金属栅极114形成在逻辑区104内并且第二金属栅极120邻近控制栅极126形成在存储区102内。控制栅极126可包括掺杂的多晶硅或金属。

如图10d的截面图1000d中所示，接触件208形成在覆盖第一层间介电层110的第二层间介电层206内。可通过选择性地蚀刻第二层间介电层206以形成开口、并且随后通过在开口内沉积导电材料来形成接触件208。在一些实施例中，例如，导电材料可包括钨(w)或氮化钛(tin)。

图11a至图11d示出了图9之后的随后的替换栅极工艺的一些其他实施例。

如图11a的截面图1100a中所示，第一牺牲栅极404a、牺牲控制栅极606、以及牺牲栅极氧化物层402被去除，以形成沟槽1102，导致侧壁间隔件802之间和/或侧壁间隔件802与电荷捕获层124之间的沟槽1102的形成。

如图11b的截面图1100b中所示，形成共形高k栅极介电层1104以对沟槽1102加衬。然后使用沉积技术(例如，化学汽相沉积、物理汽相沉积等)在高k栅极介电层1104上形成金属层1106，以填充沟槽1102。

如图11c的截面图1100c中所示，执行第二平坦化工艺。第一金属栅极114形成在逻辑区104内，并且金属控制栅极214邻近选择栅极210形成在存储区102内。在一些实施例中，在执行替换栅极工艺之前图案化选择栅极210。选择栅极210可包括掺杂的多晶硅或金属。

如图11d的截面图1100d中所示，形成接触件208和第二层间介电层206。

图12a至图12d示出了图9之后的随后的替换栅极工艺的一些其他实施例。

如图12a的截面图1200a中所示，第一牺牲栅极404a、牺牲控制栅极606、牺牲选择栅极404b、以及牺牲栅极氧化物层402被去除以形成沟槽1202。

如图12b的截面图1200b中所示，形成共形高k栅极介电层1204以对沟槽1202加衬。然后使用沉积技术(例如，化学汽相沉积、物理汽相沉积等)在高k栅极介电层1204上形成金属层1206，以填充沟槽1202。

如图12c的截面图1200c中所示，执行第二平坦化工艺。第一金属栅极114形成在逻辑区104内。金属选择栅极310和金属控制栅极314形成在存储区102内。第一金属栅极114、金属选择栅极310以及金属控制栅极314具有分别通过高k栅极介电层316a、316b和316c进行加衬的底部和侧壁表面。

如图12d的截面图1200d中所示，形成接触件208和第二层间介电层206。

图13示出了用于制造包括hkmgnvm器件的ic的方法1300的一些实施例的流程图。

尽管描述方法1300与图4至图12有关，但是应该理解，方法1300不限制于这样的结构，而是可以作为独立于结构的方法单独存在。此外，尽管所公开的方法(例如，方法1300)在本文中示出和描述为一系列的步骤和事件，但是将理解，这些步骤或事件示出的顺序不旨在具有限制意义。例如，一些步骤可以以不同的顺序出现和/或与除了本文示出和/或描述的步骤或事件之外的其他的步骤或事件同时出现。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的。此外，可在一个或多个分离的步骤和/或阶段中执行本文中所述的一个或多个步骤。

在步骤1302中，逻辑区内的第一牺牲栅极堆叠件和存储区内的第二牺牲栅极堆叠件形成在衬底上方。沿着牺牲栅极堆叠件形成电荷捕获层。图4示出了对应于步骤1302的截面图400的一些实施例。

在步骤1304中，控制栅极层形成在电荷捕获层上方。在一些实施例中，控制栅极层被回蚀刻以形成平坦上表面，并且牺牲硬掩模层形成在控制栅极层上方。图5示出了对应于步骤1304的截面图500的一些实施例。

在步骤1306中，控制栅极层和牺牲硬掩模层被蚀刻以形成控制栅极和控制栅极上方的硬掩模。在一些实施例中，使用硬掩模作为自对准掩模来形成控制栅极。图6示出了对应于步骤1306的截面图600的一些实施例。

在步骤1308中，选择性地蚀刻硬掩模、控制栅极和电荷捕获层。在存储区内，蚀刻工艺去除牺牲栅极堆叠件的与控制栅极相对的相对侧部之间的牺牲硬掩模层、控制栅极层、以及电荷捕获层。在逻辑区内，牺牲硬掩模层、控制栅极层、以及电荷捕获层被去除。图7示出了对应于步骤1308的截面图700的一些实施例。

在步骤1310中，形成侧壁间隔件和源极/漏极区。沿着第一牺牲栅极堆叠件和第二牺牲栅极堆叠件形成侧壁间隔件。图8示出了对应于步骤1310的截面图800的一些实施例。

在步骤1312中，接触蚀刻停止层形成在衬底上方，第一层间介电层形成在接触蚀刻停止层上方，并且执行第一平坦化。暴露逻辑区和存储区内的牺牲栅极。图9示出了对应于步骤1312的截面图900的一些实施例。

在步骤1314中，随后执行替换栅极工艺。在各个实施例中，替换栅极工艺可根据步骤1316a-1316d、步骤1318a-1318d、或步骤1320a-1320d形成。

在步骤1316a-1316d中，逻辑区内的逻辑栅极和存储区内的选择栅极被金属替换。相关的栅极氧化物层也被去除并且被高k栅极介电层替换。图10a至图10d示出了对应于步骤1316a-1316d截面图1000a-1000d。

在步骤1318a-1318d中，逻辑区内的逻辑栅极和存储区内的控制栅极被金属替换。图11a至图11d示出了对应于步骤1318a-1318d的截面图1100a-1100d。

在步骤1320a-1320d中，逻辑区内的逻辑栅极以及存储区内的选择栅极和控制栅极被金属替换。图12a至图12d示出了对应于步骤1320a-1320d的截面图1200a-1200d。

因此，本发明涉及一种包括高k金属栅极(hkmg)非易失性存储(nvm)器件并且提供小尺寸和高性能的集成电路(ic)、以及形成的方法。

在一些实施例中，本发明涉及一种集成电路。该集成电路包括逻辑区和邻近逻辑区设置的嵌入式存储区。逻辑区包括逻辑器件，逻辑器件设置在衬底上方并且包括设置在第一高k栅极介电层上方的第一金属栅极。嵌入式存储区包括非易失性存储(nvm)器件，该器件包括设置在衬底上方的分离栅极闪速存储单元。该分离栅极闪速存储单元包括选择栅极和控制栅极，选择栅极和控制栅极通过在控制栅极下方延伸的电荷捕获层分隔开。控制栅极或选择栅极是通过第二高k栅极介电层与衬底分隔开的金属栅极。

在另一实施例中，本发明涉及一种形成集成电路的方法。该方法包括提供包括逻辑区和存储区的衬底，以及在逻辑区内形成第一牺牲栅极堆叠件并且在存储区内形成第二牺牲栅极堆叠件。该方法还包括形成通过电荷捕获层与第二牺牲栅极堆叠件分隔开的第三牺牲栅极堆叠件。该方法还包括用高k栅极介电层和金属层替换第一牺牲栅极堆叠件以及替换第二牺牲栅极堆叠件和第三牺牲栅极堆叠件中的至少一个，以在逻辑区内形成第一金属栅极并且在存储区内形成第二金属栅极。

在又一其他实施例中，本发明涉及一种形成集成电路的方法。该方法包括提供包括具有逻辑器件的逻辑区和具有nvm器件的存储区的衬底，以及在逻辑区内形成第一牺牲栅极堆叠件并且在存储区内形成第二牺牲栅极堆叠件。该方法还包括形成通过电荷捕获层与第二牺牲栅极堆叠件分隔开的第三栅极堆叠件。该方法还包括用高k栅极介电层和金属层替换第一和第二牺牲栅极堆叠件，以在逻辑区内形成第一金属栅极并且在存储区内形成第二金属栅极。

本发明的实施例提供了一种集成电路(ic)，包括：逻辑区，包括设置在衬底上方的逻辑器件并且包括设置在第一高k栅极介电层上方的第一金属栅极；以及嵌入式存储区，邻近所述逻辑区设置并且包括非易失性存储(nvm)器件，所述非易失性存储器件包括设置在所述衬底上方的分离栅极闪速存储单元；其中，所述分离栅极闪速存储单元包括选择栅极和控制栅极，所述选择栅极和所述控制栅极通过在所述控制栅极下方延伸的电荷捕获层分隔开；其中，所述控制栅极或所述选择栅极是通过第二高k栅极介电层与所述衬底分隔开的金属栅极。

根据本发明的一个实施例，其中，所述选择栅极具有通过所述第二高k栅极介电层进行加衬的底部表面和侧壁表面，并且所述控制栅极包括多晶硅。

根据本发明的一个实施例，其中，所述控制栅极和所述选择栅极具有立方体形状，并且其中，所述控制栅极和所述选择栅极具有彼此对准的上表面；以及其中，所述控制栅极具有通过所述第二高k栅极介电层进行加衬的底部表面和侧壁表面，并且所述选择栅极包括多晶硅并且通过栅极氧化物层与所述衬底分隔开。

根据本发明的一个实施例，其中，所述电荷捕获层包括布置在两个二氧化硅层之间的氮化硅层。

根据本发明的一个实施例，集成电路还包括：侧壁间隔件，具有沿着所述第一金属栅极的侧壁设置的第一部分、和沿着所述选择栅极和所述控制栅极的相对侧壁设置的第二部分；以及其中，所述侧壁间隔件接触所述衬底的上表面。

根据本发明的一个实施例，其中，接触蚀刻停止层设置在所述逻辑区与所述嵌入式存储区之间并且具有u型结构，其中，所述u型结构具有邻接所述侧壁间隔件的第一部分的第一竖直组件、和邻接所述侧壁间隔件的第二部分的第二竖直组件；以及其中，层间介电层设置在所述接触蚀刻停止层上。

本发明的实施例还提供了一种形成集成电路(ic)的方法，包括：提供包括逻辑区和存储区的衬底；在所述逻辑区内形成第一牺牲栅极堆叠件，并且在所述存储区内形成第二牺牲栅极堆叠件；形成通过电荷捕获层与所述第二牺牲栅极堆叠件分隔开的第三牺牲栅极堆叠件；以及用高k栅极介电层和金属层替换所述第一牺牲栅极堆叠件以及替换所述第二牺牲栅极堆叠件和所述第三牺牲栅极堆叠件中的至少一个，以在所述逻辑区内形成第一金属栅极并且在所述存储区内形成第二金属栅极。

根据本发明的一个实施例，其中，所述存储区包括：设置在所述衬底上方的闪速存储单元，所述闪速存储单元包括选择栅极和控制栅极，所述选择栅极和所述控制栅极通过在所述控制栅极下方延伸的电荷捕获层分隔开；其中，所述第二金属栅极包括所述选择栅极。

根据本发明的一个实施例，其中，用所述高k栅极介电层和所述金属层替换所述第三牺牲栅极堆叠件。

根据本发明的一个实施例，其中，形成所述第三牺牲栅极堆叠件包括：在所述衬底上方形成电荷捕获层，所述电荷捕获层沿着所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件延伸并且形成在所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件上方；在所述电荷捕获层上方形成导电层；对所述导电层执行蚀刻以在所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件的上表面下方形成平坦上表面；在所述导电层上形成牺牲硬掩模层；以及选择性蚀刻所述牺牲硬掩模层、所述导电层和所述电荷捕获层以形成所述第三牺牲栅极堆叠件。

根据本发明的一个实施例，方法还包括：在所述第一牺牲栅极堆叠件、所述第二牺牲栅极堆叠件和所述第三牺牲栅极堆叠件旁边形成侧壁间隔件；在所述衬底内形成源极/漏极区；以及执行硅化工艺以在所述源极/漏极区的上表面上形成硅化物层。

根据本发明的一个实施例，方法还包括：形成接触蚀刻停止层以对所述侧壁间隔件加衬；在所述接触蚀刻停止层上形成第一层间介电层；以及在所述金属层和所述高k栅极介电层上执行第一平坦化以暴露所述逻辑区内的第一牺牲栅极堆叠件和所述存储区内的第二牺牲栅极堆叠件。

根据本发明的一个实施例，方法还包括：执行蚀刻以去除所述第一牺牲栅极堆叠件以及去除所述第二牺牲栅极堆叠件和所述第三牺牲栅极堆叠件中的至少一个，在所述侧壁间隔件之间留下沟槽；用所述高k栅极介电层和所述金属层填充所述沟槽，以在所述逻辑区内形成所述第一金属栅极并且在所述存储区内形成所述第二金属栅极；以及在所述金属层和所述高k栅极介电层上执行第二平坦化，以在所述逻辑区内形成所述第一金属栅极并且在所述存储区内形成所述第二金属栅极。

根据本发明的一个实施例，其中，形成所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件包括：在所述衬底上方形成栅极氧化物层；在所述氧化物层上方形成导电牺牲栅极层；以及图案化并且蚀刻所述导电牺牲栅极层，以在所述逻辑区内形成所述第一牺牲栅极堆叠件并且在所述存储区内形成所述第二牺牲栅极堆叠件。

本发明的实施例还提供了一种形成集成电路(ic)的方法，包括：提供包括具有逻辑器件的逻辑区和具有非易失性存储器件的存储区的衬底；在所述逻辑区内形成第一牺牲栅极堆叠件，并且在所述存储区内形成第二牺牲栅极堆叠件；形成通过电荷捕获层与所述第二牺牲栅极堆叠件分隔开的第三牺牲栅极堆叠件；以及用高k栅极介电层和金属层替换所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件，以在所述逻辑区内形成第一金属栅极并且在所述存储区内形成第二金属栅极。

根据本发明的一个实施例，其中，所述非易失性存储器件包括：设置在所述衬底上方的闪速存储单元，所述闪速存储单元包括选择栅极和控制栅极，所述选择栅极和所述控制栅极通过在所述控制栅极下方延伸的电荷捕获层分隔开；其中，所述第二金属栅极包括所述选择栅极。

根据本发明的一个实施例，其中，用所述高k栅极介电层和所述金属层替换所述第三牺牲栅极堆叠件。

根据本发明的一个实施例，方法还包括：在所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件旁边形成侧壁间隔件；执行蚀刻以去除所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件，在所述侧壁间隔件之间留下沟槽；以及用所述高k栅极介电层和所述金属层填充所述沟槽，以在所述逻辑区内形成所述第一金属栅极并且在所述存储区内形成所述第二金属栅极。

根据本发明的一个实施例，其中，形成所述第一牺牲栅极堆叠件和所述第二牺牲栅极堆叠件包括：在所述衬底上方形成栅极氧化物层；在所述氧化物层上方形成多晶硅层；在所述多晶硅层上方形成牺牲硬掩模层；以及图案化并且蚀刻所述牺牲硬掩模层、所述多晶硅层和所述氧化物层，以在所述逻辑区内形成所述第一牺牲栅极堆叠件并且在所述存储区内形成所述第二牺牲栅极堆叠件。

根据本发明的一个实施例，方法还包括：形成接触蚀刻停止层以对所述侧壁间隔件加衬；在所述接触蚀刻停止层上形成第一层间介电层；以及在所述金属层和所述高k栅极介电层上执行平坦化，以在所述逻辑区内形成所述第一金属栅极并且在所述存储区内形成所述第二金属栅极。

以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替代以及改变。