防止划片造成短路的CMOS图像传感器结构及制作方法与流程

本发明涉及CMOS图像传感器技术领域，更具体地，涉及一种可防止划片时造成短路问题的CMOS图像传感器结构及其制作方法。

背景技术：

图像传感器是指将光信号转换为电信号的装置，其中大规模商用的图像传感器芯片包括电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)图像传感器芯片两大类。CMOS图像传感器和传统的CCD传感器相比具有低功耗，低成本和与CMOS工艺兼容等特点，因此得到越来越广泛的应用。现在CMOS图像传感器不仅用于微型数码相机(DSC)，手机摄像头，摄像机和数码单反(DSLR)等消费电子领域，而且在汽车电子，监控，生物技术和医学等领域也得到了广泛的应用。

由于手机、笔记本电脑等便携式设备的普及，需要的管芯越来越小型化，但功能却越来越复杂和全面。为了满足在一定的芯片面积内实现复杂功能的要求，我们可以采用堆叠式芯片结构，即通过硅片之间的键合、减薄和划片等工艺将不同功能的芯片堆叠在一起，这样就可以在不增加芯片面积的情况下将不同功能的芯片组合在一起。芯片堆叠技术可以同时节约芯片的面积和提高性能，这种将两种或两种以上芯片堆叠在一起的技术也就是3D(Three Dimension)堆叠芯片技术。

以CMOS图像传感器芯片为例，其通常包括用于感光的图像传感器像素单元阵列、信号控制、读出和处理等逻辑电路；如使用3D堆叠芯片技术，我们可以在一块芯片上形成用于感光的像素单元阵列结构，而在另一块芯片上形成信号控制、读出和处理等逻辑电路，然后将这两种不同的芯片通过混合式键合工艺堆叠在一起，形成一块完整的CMOS图像传感器芯片。

在3D堆叠芯片完成制作以后，需要进行减薄和划片的工艺，将硅片上几百颗或者几千颗管芯切割开。如图1所示，为划片过程的示意图，芯片之间的划片槽11区域是用于硅片切割的区域；可使用激光烧蚀划片技术，对管芯阵列进行X方向和Y方向的划片切割，将硅片分割成一个个独立的管芯。由于激光烧蚀划片过程会产生硅残渣烧结物10，这些烧结物会残留在管芯的侧壁区域。如图2所示，为管芯上残留有硅残渣烧结物10’时的断面图，由于在感光芯片侧使用的是n型衬底14，需要在n型衬底上接电源13，以保证PN结反偏；而在逻辑芯片侧使用的是常规的p型衬底16，需要在p型衬底上接地12以保证PN结反偏。而硅残渣烧结物10’如残留在芯片的侧面，由于硅残渣烧结物的导电作用，就会将感光芯片侧使用的n型衬底和逻辑芯片侧的p型衬底短接在一起，形成了电源到地的一个短路路径15，造成了芯片静态电流的上升甚至功能的失效。

因此，在3D堆叠式CMOS图像传感器中，需要设计一种新的结构和形成方法，以防止硅片划片过程中产生的硅残渣烧结物造成的上方的感光芯片和下方的逻辑芯片之间的短路现象。

技术实现要素：

本发明的目的在于克服现有技术存在的上述缺陷，提供一种防止划片造成短路的CMOS图像传感器结构及制作方法。

为实现上述目的，本发明的技术方案如下：

一种防止划片造成短路的CMOS图像传感器结构，包括：上下堆叠在一起的感光芯片和逻辑芯片；

所述感光芯片自上而下包括：n型衬底、第一介质层，所述逻辑芯片自下而上包括：p型衬底、第二介质层；

所述感光芯片设有第一内部电路区域，其包括：

设于n型衬底下表面用于感光的像素单元阵列和设于第一介质层中的第一金属互连层；

所述逻辑芯片设有第二内部电路区域，其包括：

设于p型衬底上表面的信号控制、读出及处理电路和设于第二介质层中的第二金属互连层；

所述第一、第二内部电路区域上下对应，所述感光芯片和逻辑芯片通过第一、第二介质层相粘合，并通过第一、第二金属互连层形成电连接；

在第一、第二内部电路区域的外侧设有贯通感光芯片并延伸至逻辑芯片中的复合隔离结构，所述复合隔离结构包括：

贯通形成于n型衬底中的深P阱贯通注入区及形成于其内部的第一P+注入区、与第一P+注入区相连并形成于第一介质层中的第三金属互连层、与第三金属互连层相连并形成于第二介质层中的第四金属互连层、与第四金属互连层相连并形成于p型衬底中的第二P+注入区。

优选地，所述第一介质层下表面设有第一粘合层，其中设有与第一金属互连层相连的第一混合键合压焊点以及与第三金属互连层相连的第三混合键合压焊点，所述第二介质层上表面设有第二粘合层，其中设有与第二金属互连层相连的第二混合键合压焊点以及与第四金属互连层相连的第四混合键合压焊点，所述感光芯片和逻辑芯片通过第一、第二粘合层、第一-第四混合键合压焊点进行键合粘合在一起，并形成感光芯片和逻辑芯片之间的电连接以及与复合隔离结构之间的电连接。

优选地，所述复合隔离结构设于第一、第二内部电路区域外侧并靠近芯片划片槽的区域。

优选地，所述用于感光的像素单元阵列包括光电二极管、传输晶体管栅极，所述信号控制、读出及处理电路包括存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管。

一种上述的防止划片造成短路的CMOS图像传感器结构的制作方法，包括感光芯片和逻辑芯片的制备及连接；其中，

所述感光芯片的制备包括：

使用CMOS前道制造工艺，在n型衬底上形成用于感光的像素单元阵列，包括形成光电二极管、传输晶体管栅极结构；

使用离子注入和退火工艺，在n型衬底中形成深p阱贯通注入区；

使用P+源漏注入工艺，在深p阱贯通注入区内形成第一P+注入区；

使用后道制造工艺，在第一介质层中形成第一、第三金属互连层结构；

在第一粘合层中通过大马士革工艺形成第一、第三混合键合压焊点图形；

所述逻辑芯片的制备包括：

使用CMOS前道制造工艺，在p型衬底上形成信号控制、读出及处理电路，包括形成存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管结构；

使用P+源漏注入工艺，在p型衬底中形成第二P+注入区；

使用后道制造工艺，在第二介质层中形成第二、第四金属互连层结构；

在第二粘合层中通过大马士革工艺形成第二、第四混合键合压焊点图形；

将上述形成的感光芯片和逻辑芯片进行堆叠和退火，通过粘合层、混合键合压焊点将两块芯片粘合在一起，形成感光芯片和逻辑芯片之间的电连接以及与复合隔离结构之间的电连接；

最后，通过研磨将感光芯片的n型衬底厚度减薄到所需要的厚度，并使原有的深P阱贯通注入区结构在减薄后的n型衬底中实现上下方向的完全穿透。

优选地，形成深p阱贯通注入区时，注入的杂质为硼或者硼化合物。

优选地，形成深p阱贯通注入区时，注入的深度不小于后续n型衬底减薄后的厚度。

优选地，形成深p阱贯通注入区时，注入的深度为1-5微米。

优选地，所述第一-第四混合键合压焊点材料为铜。

从上述技术方案可以看出，本发明通过在感光芯片和逻辑芯片的内部电路区域外侧设置贯通感光芯片并延伸至逻辑芯片中的复合隔离结构，实现了逻辑芯片的p型衬底和感光芯片n型衬底中深p阱之间的电学连接，因此使加在逻辑芯片p型衬底上的接地电位通过金属互连层和混合键合压焊点也直接接到了感光芯片的深p阱贯通注入区域，实现了深p阱贯通注入区的接地，使得深p阱贯通注入区和感光芯片n型衬底之间的PN结处于反偏状态，隔绝了处于n型衬底中用于感光的像素单元阵列区域和外围的悬浮n型衬底区；因此，当划片形成的硅残渣烧结物在堆叠芯片的侧壁上形成残留时，其仅连接了悬浮n型衬底区和p型衬底，因而不会造成电源到地的短路或静态电流的增大。

附图说明

图1是图像传感器芯片的划片过程示意图；

图2是常规芯片划片以后管芯上残留有硅残渣烧结物时的断面图；

图3是本发明一较佳实施例的一种防止划片造成短路的CMOS图像传感器结构示意图；

图4是本发明一较佳实施例中根据本发明的防止划片造成短路的CMOS图像传感器结构的制作方法制备形成的感光芯片结构示意图；

图5是本发明一较佳实施例中根据本发明的防止划片造成短路的CMOS图像传感器结构的制作方法制备形成的逻辑芯片结构示意图；

图6是本发明一较佳实施例中根据本发明的防止划片造成短路的CMOS图像传感器结构的制作方法制备形成的感光芯片和逻辑芯片堆叠键合后结构示意图。

图7是图6中感光芯片n型衬底减薄后的C MOS图像传感器结构示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

在以下本发明的具体实施方式中，请参阅图3，图3是本发明一较佳实施例的一种防止划片造成短路的CMOS图像传感器结构示意图。如图3所示，本发明的一种防止划片造成短路的CMOS图像传感器结构，包括上下堆叠在一起的感光芯片A和逻辑芯片B。

请参阅图3。所述感光芯片自上而下包括：n型衬底20、第一介质层22；所述逻辑芯片自下而上包括：p型衬底38、第二介质层36。

所述感光芯片设有第一内部电路区域C(即图示垂直虚线以左的区域)，感光芯片的第一内部电路区域包括：设于n型衬底20下表面用于感光的像素单元阵列23和21和设于第一介质层22中的第一金属互连层24。其中，所述用于感光的像素单元阵列可包括光电二极管23和传输晶体管栅极21等像素单元结构；第一金属互连层24可包括多层互连金属以及用于连接各层互连金属的通孔等属于感光芯片的后道金属互连结构。

所述逻辑芯片设有第二内部电路区域C(即图示垂直虚线以左的区域)，逻辑芯片的第二内部电路区域包括：设于p型衬底38上表面的信号控制、读出及处理电路40和设于第二介质层36中的第二金属互连层41。其中，所述信号控制、读出及处理电路40可包括存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管等结构；第二金属互连层41同样可包括多层互连金属以及用于连接各层互连金属的通孔等属于逻辑芯片的后道金属互连结构。

所述第一、第二内部电路区域C上下对应进行设置。所述感光芯片和逻辑芯片通过第一、第二介质层26、36相粘合，并通过第一、第二金属互连层24、41形成电连接。

请参阅图3。在第一、第二内部电路区域的外侧(即图示垂直虚线以右的区域)，设有贯通感光芯片并延伸至逻辑芯片中的复合隔离结构；所述复合隔离结构包括：贯通形成于n型衬底20中的深P阱贯通注入区27及形成于深P阱贯通注入区27内部的第一P+注入区29、与第一P+注入区29相连并形成于第一介质层22中的第三金属互连层30、与第三金属互连层30相连并形成于第二介质层36中的第四金属互连层35、与第四金属互连层35相连并形成于p型衬底38中的第二P+注入区37。

所述复合隔离结构可设于第一、第二内部电路区域C的外侧、并靠近芯片划片槽(请参考图1)的区域。通过所述复合隔离结构的隔离，在第一内部电路区域的外围形成了悬浮n型衬底区28。通过这个从上到下贯通并垂直设置的复合隔离结构，保护了复合隔离结构内的芯片内部电路区域；这样，即使有硅残渣烧结物31在三维堆叠芯片的侧壁残留，也不会造成上方感光芯片A和下方逻辑芯片B之间的短路。

为了增强感光芯片和逻辑芯片之间的键合效果，可在所述第一介质层22的下表面设置第一粘合层26，并在第一粘合层26中设置与第一金属互连层24相连的第一混合键合压焊点25以及与第三金属互连层30相连的第三混合键合压焊点32；同时，可在所述第二介质层36的上表面设置第二粘合层33，并在第二粘合层33中设置与第二金属互连层41相连的第二混合键合压焊点39以及与第四金属互连层35相连的第四混合键合压焊点34。所述感光芯片和逻辑芯片通过第一、第二粘合层26、33的粘合、第一-第二混合键合压焊点25、39、第三-第四混合键合压焊点32、34进行键合粘合在一起，并形成感光芯片和逻辑芯片之间的电连接以及与复合隔离结构之间的电连接。

由于上述复合隔离结构从感光芯片到逻辑芯片上下是贯通的，实现了逻辑芯片的p型衬底38和感光芯片上的深p阱27之间的电学连接；因此加在逻辑芯片p型衬底38上的接地电位通过互连金属(第三、第四金属互连层30、35)和混合键合压焊点(第三、第四混合键合压焊点32、34)也直接接到了感光芯片的深p阱贯通注入区域27，实现了深p阱贯通注入区27的接地。因此深p阱贯通注入区27和感光芯片的n型衬底20(垂直虚线以左部分)之间的PN结处于反偏状态，隔绝了处于n型衬底中用于感光的像素单元阵列区域(第一内部电路区域C)和外围的悬浮n型衬底区28。当划片形成的硅残渣烧结物31在堆叠芯片的侧壁上形成残留时，其仅连接了悬浮n型衬底区28和p型衬底38，因而不会造成电源到地的短路或静态电流的增大。

下面将结合具体实施方式，对本发明的一种上述的防止划片造成短路的CMOS图像传感器结构的制作方法进行详细说明。

本发明的一种上述的防止划片造成短路的CMOS图像传感器结构的制作方法，包括感光芯片和逻辑芯片的制备及连接。

请参阅图4。所述感光芯片的制备包括：

首先，可使用CMOS前道制造工艺，在n型衬底20上形成用于感光的像素单元阵列，可包括形成光电二极管23、传输晶体管栅极21等像素单元结构。可采用n型硅衬底制作感光芯片A。

接着，可使用离子注入和退火工艺，在n型衬底20中形成深p阱贯通注入区27。形成深p阱贯通注入区时，注入的杂质可使用硼或者硼化合物等。注入的深度应不小于后续n型衬底减薄后的厚度，例如可在1微米到5微米之间，这取决于后续n型衬底减薄后的厚度。

然后，可使用P+源漏注入工艺，在深p阱贯通注入区内形成第一P+注入区28。

接着，在n型衬底20上形成第一介质层22，并可使用后道制造工艺，在第一介质层22中形成第一、第三金属互连层24、30结构，包括形成多层互连金属、通孔等后道金属互连结构。

接着，在第一介质层22上形成第一粘合层26，并在第一粘合层26中通过大马士革工艺形成第一、第三混合键合压焊点25、32图形。

图4中垂直虚线右侧为用于感光的像素单元阵列即第一内部电路区域C，虚线左侧为防止硅残渣烧结物造成短路的复合隔离结构区域。

请参阅图5。所述逻辑芯片的制备包括：

首先，可使用CMOS前道制造工艺，在p型衬底38上形成信号控制、读出及处理电路40，包括形成存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管等电路结构。可采用p型硅衬底制作逻辑芯片B。

接着，可使用P+源漏注入工艺，在p型衬底38中形成第二P+注入区37。

然后，在p型衬底38上形成第二介质层36，并可使用后道制造工艺，在第二介质层36中形成第二、第四金属互连层41、35结构，包括形成多层互连金属、通孔等后道金属互连结构。

接着，在第二介质层36上形成第二粘合层33，并在第二粘合层33中通过大马士革工艺形成第二、第四混合键合压焊点39、34图形。

所述第一-第四混合键合压焊点通常可使用铜材料制作。

请参阅图6。接下来，将上述形成的感光芯片A和逻辑芯片B进行堆叠和退火，通过第一、第二粘合层26、33、第一、第二混合键合压焊点25、39以及第三、第四混合键合压焊点32、34将两块芯片粘合在一起，形成感光芯片和逻辑芯片之间的电连接以及感光芯片和逻辑芯片与复合隔离结构之间的电连接。

请参阅图7。最后，进入三维堆叠CMOS图像工艺的硅衬底减薄工艺。可通过研磨将感光芯片的n型衬底20厚度从最初的700μm至900μm减薄到所需要的厚度，通常减薄以后的硅衬底厚度在1μm至5μm左右；通过对n型衬底20的减薄，使原有的深P阱贯通注入区27结构在减薄后的n型衬底20中实现上下方向的完全穿透，保证了内部电路区域C和外围悬浮n型衬底区域28的隔离，即保证了后续划片产生的硅残渣烧结物不会造成有效的n型衬底和p型衬底之间的短路。

综上所述，本发明通过在感光芯片和逻辑芯片的内部电路区域外侧设置贯通感光芯片并延伸至逻辑芯片中的复合隔离结构，实现了逻辑芯片的p型衬底和感光芯片n型衬底中深p阱之间的电学连接，因此使加在逻辑芯片p型衬底上的接地电位通过金属互连层和混合键合压焊点也直接接到了感光芯片的深p阱贯通注入区域，实现了深p阱贯通注入区的接地，使得深p阱贯通注入区和感光芯片n型衬底之间的PN结处于反偏状态，隔绝了处于n型衬底中用于感光的像素单元阵列区域和外围的悬浮n型衬底区；因此，当划片形成的硅残渣烧结物在堆叠芯片的侧壁上形成残留时，其仅连接了悬浮n型衬底区和p型衬底，因而不会造成电源到地的短路或静态电流的增大。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。