LDMOS晶体管的制作方法

本发明实施例涉及ldmos晶体管。

背景技术：

mosfet是电压控制的器件。当大于mosfet的阈值的控制电压被施加到mosfet的栅极时，在mosfet的漏极和源极之间建立导电沟道。另一方面，当控制电压低于mosfet的阈值时，mosfet相应地截止。目前，mosfet被分为三个亚类，平面mosfet、横向双扩散的mos(ldmos)fet和垂直双扩散的mosfet。与其他mosfet器件相比，由于ldmos的不对称结构在ldmos的漏极和源极之间提供短沟道，因此ldmos能够在单位面积上传送更多的电流。为了提高ldmos的击穿电压，ldmos的栅极多晶硅可以被扩展以制造与ldmos的漂移区的重叠。这种重叠作为场板以保持ldmos的击穿电压。

技术实现要素：

根据本发明的一些实施例，提供了一种mos晶体管，包括：第一导电性的衬底；第一导电性的第一区域，形成在所述衬底中；第二导电性的第二区域，形成在所述衬底中，所述第二区域与所述第一区域相邻；第二导电性的源极区，形成在所述第一区域中；第二导电性的漏极区，形成在所述第二区域中；有源栅极堆叠件，设置在所述第一区域上；以及伪栅极堆叠件，设置在所述第二区域上，所述伪栅极堆叠件电连接至可变电压。

根据本发明的另一些实施例，还提供了一种mos晶体管，包括：第一导电性的衬底；第一导电性的第一区域，形成在所述衬底中；第二导电性的第二区域，形成在所述衬底中，所述第二区域与所述第一区域相邻；第一导电性的第三区域，形成在所述衬底中，所述第三区域与所述第二区域相邻；第二导电性的第一源极区，位于所述第一区域中；第二导电性的漏极区，位于所述第二区域中；第二导电性的第二源极区，位于所述第三区域中；第一有源栅极堆叠件，设置在所述第一区域上；第二有源栅极堆叠件，设置在所述第三区域上；第一伪栅极堆叠件，设置在所述第一源极区域和所述漏极区域之间的所述第二区域上，所述第一伪栅极堆叠件电连接至所述第一可变电压；以及第二伪栅极堆叠件，设置在所述第二有源区域和所述漏极区域之间的所述第二区域上，所述第二伪栅极堆叠件电连接至第二可变电压。

根据本发明的又一些实施例，还提供了一种mos晶体管，包括：第一导电性的衬底；第二导电性的源极区，形成在所述衬底中；第二导电性的漏极区，形成在所述衬底中，所述源极区域和所述漏极区域彼此分离；第一导电性的沟道区，形成在所述衬底中并且位于所述源极区和所述漏极区之间；第二导电性的扩展的漂移区，形成在所述衬底中和所述漏极区周围；有源栅极堆叠件，设置在所述沟道区上；以及伪栅极堆叠件，设置在所述扩展的漂移区上，所述伪栅极堆叠件电连接至可变电压。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据一些实施例的ldmos晶体管的顶视图。

图2是根据一些实施例的ldmos晶体管的截面图。

图3是根据一些实施例的具有接触结构的ldmos晶体管的顶视图。

图4是根据一些实施例的具有接触结构的ldmos晶体管的截面图。

图5是根据一些实施例的ldmos晶体管的截面图。

图6是根据一些实施例的ldmos晶体管的顶视图。

图7是根据一些实施例的ldmos晶体管的截面图。

图8是根据一些实施例的具有接触结构的ldmos晶体管的顶视图。

图9是根据一些实施例的具有接触结构的ldmos晶体管的截面图。

图10是根据一些实施例的ldmos晶体管的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在...之下”、“在...下方”、“向下”、“在...之上”和“向上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

将在特定的语境中结合一些实施例来描述本发明，高压横向双扩散金属氧化物半导体(ldmos)晶体管。本发明的实施例也可以应用于各种金属氧化物半导体场效应晶体管(mosfet)。根据本发明的一个实施例，第一导电性是p型，第二导电性是n型。根据本发明的另一个实施例，第一导电性是n型，第二导电性是p型。

图1是根据一些实施例的ldmos晶体管的顶视图并且图2是根据图1的ldmos晶体管的截面图。参考图1和图2，ldmos包括衬底102、第一区域106、第二区域108、源极区域112、漏极区域114、有源栅极堆叠件120，和伪栅极堆叠件122。在一些实施例中，ldmos还包括隔离件104。

衬底102包括晶体硅衬底(例如，晶圆)。在一些可选实施例中，该衬底102可以由一些其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟、或磷化铟；或适当的合金半导体，诸如碳化硅锗，磷砷化镓或磷铟化镓制成。衬底102可以是配置为用于n型ldmos的p型衬底或者配置为用于p型ldmos的n型衬底。在一些实施例中，衬底102可以掺杂为具有p型掺杂剂，诸如硼或bf2；或n型掺杂剂，诸如磷或砷。为了说明本发明，在图中绘制n型ldmos作为实例，用于n型ldmos的衬底102是p型衬底，并且本发明不限制于此。

在衬底102中形成第一区域106。根据一些实施例，第一区域106是通过注入诸如硼、镓、铝、铟、它们的组合等的p型掺杂材料形成的。在一个实施例中，可以注入诸如硼的p型材料至约10¹⁵/cm³至10¹⁸/cm³的掺杂密度。第一区域106可以是p区域，并且可以称为沟道区。

第二区域108形成在衬底102中，并与第一区域106相邻。根据一些实施例，通过注入诸如磷、砷、氮、锑、它们的组合等的n型掺杂材料来形成第二区域108。在一个实施例中，可以注入诸如磷的n型材料至约10¹⁵/cm³至10¹⁸/cm³的掺杂密度。第二区域108可以是n区域，并且可以称为扩展的漂移区域。

在第一区域106中形成源极区域112。在一个实施例中，可以通过以在约10¹⁹/cm³至约10²⁰/cm³之间的浓度注入诸如磷的n型掺杂剂形成源极区域112。源极区域112可以是n+区域。

在第二区域108中形成漏极区域114。在一个实施例中，可以通过以在约10¹⁹/cm³至约10²⁰/cm³之间的浓度注入诸如磷的n型掺杂剂形成漏极区域114。漏极区域114也可以是n+区域。

隔离件104用于隔离有源极区域，以防止泄漏电流在相邻的有源极区域之间流动。隔离件104可包括氧化硅、氮化硅、氮氧化硅，或低k介电材料。可通过热生长工艺或者通过诸如高密度等离子体化学汽相沉积(hdp-cvd)的沉积工艺来形成隔离件104。在该实施例中，可以通过浅沟槽隔离(sti)工艺来制造隔离件104。

有源栅极堆叠件120设置在第一区域106上。有源栅极堆叠件120包括栅极介电层120a和栅电极层120b。在一些实施例中，该栅极介电层120a可包括氧化硅、氮化硅、氧氮化硅，或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物,和/或它们的混合物。可以使用诸如原子层沉积(ald)、化学汽相沉积(cvd)、物理汽相沉积(pvd)、热氧化、uv臭氧氧化，或它们的组合的合适的工艺形成栅极介电层120a。栅电极层120b设置于栅极介电层120a上。在一些实施例中，栅电极层120b可以包括单层或多层结构。在一些实施例中，栅电极层120b可以包括多晶硅或诸如al、cu、w、ti、ta、tin、tial、tialn、tan、nisi、cosi的金属，具有与衬底材料兼容的功函数的其他导电材料或者它们的组合。可以使用诸如ald、cvd、pvd、镀、或它们的组合的合适的工艺形成栅电极层120b。根据一些实施例，有源栅极堆叠件120还包括位于栅极介电层120a和栅电极层120b的侧壁上的间隔件。

伪栅极堆叠件122设置在第二区域108上。伪栅极堆叠件122包括栅极介电层122a和栅电极层122b。在一些实施例中，该栅极介电层122a可包括氧化硅、氮化硅、氧氮化硅或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物,和/或它们的混合物。可以使用诸如原子层沉积(ald)、化学汽相沉积(cvd)、物理汽相沉积(pvd)、热氧化、uv臭氧氧化，或它们的组合的合适的工艺形成栅极介电层122a。栅电极层122b设置于栅极介电层122a上。在一些实施例中，栅电极层122b可以包括单层或多层结构。在一些实施例中，栅电极层122b可以包括多晶硅或诸如al、cu、w、ti、ta、tin、tial、tialn、tan、nisi、cosi的金属，具有与衬底材料兼容的功函数的其他导电材料或者它们的组合。可以使用诸如ald、cvd、pvd、镀、或它们的组合的合适的工艺形成栅电极层122b。根据一些实施例，有源栅极堆叠件122还包括位于栅极介电层122a和栅电极层122b的侧壁上的间隔件。

在一个实施例中，利用相同的光掩模工艺形成有源栅极堆叠件120和伪栅极堆叠件122。因此，栅极介电层120a的材料与栅极介电层122a的材料相同，并且栅电极层120b的材料与栅电极层122b的材料相同。栅极介电层120a的厚度基本上等于栅极介电层122a的厚度，并且栅电极层120b的厚度基本上等于栅电极层122b的厚度。

根据一些实施例，伪栅极堆叠件122的宽度w2小于有源栅极堆叠件120的宽度w1。例如，伪栅极堆叠件122的宽度w2介于40nm至130nm的范围内，并且例如，有源栅极堆叠件120的宽度w1介于500nm到10um的范围内。在一个实施例中，有源栅极堆叠件120与第一区域106重叠，并且不与第二区域108重叠，但本发明不限制于此。

有源栅极堆叠件120电连接至ldmos晶体管的偏置电压，和伪栅极堆叠件122电连接到可变电压。施加到伪栅极堆叠件122的可变电压可以调节位于伪栅极堆叠件122下方的第二区域108的电阻。因此，可以调节ldmos晶体管的击穿电压(bvdss)以用于不同的需求。击穿电压(bvdss)是电流开始在源极区域和漏极区域之间流动时的电压。由于伪栅极堆叠件122电连接至可变电压，ldmos晶体管的电阻是可变的，从而，对于设计者而言，对于单个ldmos晶体管而言，可灵活应用不同的击穿电压(bvdss)。

图3是根据一些实施例的具有接触结构的ldmos晶体管的顶视图。图4是图3的ldmos晶体管的截面图。如图3和图4所示，在形成有源极栅极堆叠件120和伪栅极堆叠件122之后，在源极112、漏极114、隔离件104、有源极栅极堆叠件120和伪栅极堆叠件122上方形成绝缘层130。绝缘层130可以包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或者低k介电材料。可以通过高密度等离子体化学汽相沉积(hdp-cvd)、次大气压cvd(sacvd)或者通过旋涂形成绝缘层130。接触结构132、134、136、138形成在绝缘层130中，并且可以分别电连接至源极区域112、漏极区域114、有源极栅极堆叠件120和伪栅极堆叠件122。接触结构132可以被称为源极接触件，漏极结构134可以被称为漏极接触件，接触结构136可被称为栅极接触件，接触结构138可被称为伪栅极接触件。

图5是根据一些实施例的ldmos晶体管的截面图。如图5所示的ldmos晶体管是图2中ldmos晶体管的修改的实施例。具体而言，在图2中的ldmos晶体管中，有源极栅极堆叠件120与第一区域106重叠，但是不与第二区域108重叠。然而，在图5中示出的ldmos晶体管中，有源极栅极堆叠件120与第一区域106部分重叠并且与第二区域108部分重叠。

图6是根据一些实施例的ldmos晶体管的顶视图。图7是图6的ldmos晶体管的截面图。参考图6和图7，ldmos包括衬底102、第一区域106、第二区域108、第三区域110、第一源极区域112a、漏极区域114，第二源极区域112b、第一有源栅极堆叠件120、第二有源栅极堆叠件126、第一伪栅极堆叠件122，和第二伪栅极堆叠件124。在一些实施例中，ldmos还包括隔离件104。

衬底102包括晶体硅衬底(例如，晶圆)。在一些可选实施例中，该衬底102可以由一些其他合适的元素半导体，诸如金刚石或者锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟、或磷化铟；或适当的合金半导体，诸如碳化硅锗，磷砷化镓或磷铟化镓制成。衬底102可以是配置为用于n型ldmos的p型衬底或者配置为用于p型ldmos的n型衬底。在一些实施例中，衬底102可掺杂为具有p型掺杂剂，诸如硼或bf2或者掺杂为具有n型掺杂剂，诸如磷或砷。为了说明本发明，在图中绘制了一个n型ldmos作为实例，并且用于n型ldmos的衬底102是p型衬底。

在衬底102中形成第一区域106。根据一些实施例，通过注入诸如硼、镓、铝、铟、它们的组合等的p型掺杂材料形成第一区域106。在一些实施例中，诸如硼的p型材料可以注入至约10¹⁵/cm³至10¹⁸/cm³的掺杂密度。第一区域106可以是p区域，并且可以被称为沟道区。

第二区域108形成在衬底102中，并与第一区域106相邻。根据一些实施例，第二区域108通过注入诸如磷、砷、氮、锑、它们的组合等的n型掺杂材料形成。在一个实施例中，诸如磷的n型材料可以注入至约10¹⁵/cm³至10¹⁸/cm³的掺杂密度。第二区域108可以是n区域，并且可以被称为扩展漂移区域。

第三区域110形成在衬底102和与第二区域108相邻，从而使得第二区域108形成在第一区域106和第三区域110之间。根据一些实施例，通过注入诸如硼、镓、铝、铟、它们的组合等的p型掺杂材料形成第三区域110。在一个实施例中，诸如硼的p型材料可以注入至约10¹⁵/cm³至10¹⁸/cm³的掺杂密度。第三区域110可以是p区域，也可以被称为沟道区。

在第一区域106中形成第一源极区域112a。在一个实施例中，可以以在约10¹⁹/cm³至约10²⁰/cm³之间的浓度注入诸如磷的n型掺杂剂来形成第一源极区域112a。第一源极区域112a可以为n+区域。

在第二区域108中形成漏极区域114。在一个实施例中，可以以在约10¹⁹/cm³至约10²⁰/cm³之间的浓度注入诸如磷的n型掺杂剂来形成漏极区域114。漏极区域114也可以为n+区域。

在第三区域110中形成第二源极区域112b。在一个实施例中，可以以在约10¹⁹/cm³至约10²⁰/cm³之间的浓度注入诸如磷的n型掺杂剂来形成第二源极区域112b。第二源极区域112b也可以为n+区域。

隔离件104用于隔离有源区域，以防止泄漏电流在相邻的有源区域之间流动。隔离件104可包括氧化硅、氮化硅、氮氧化硅，或低k介电材料。可以通过热生长工艺或者通过诸如高密度等离子体化学汽相沉积(hdp-cvd)的沉积工艺形成隔离件104。在该实施例中，通过浅沟槽隔离(sti)工艺制造隔离件104。

第一有源极栅极堆叠件120设置在第一区域106上，并且第二有源极栅极堆叠件126设置在第三区域110上。第一栅极堆叠件120包括栅极介电层120a和栅电极层120b，并且第二栅极堆叠件126包括栅极介电层126a和栅电极层126b。第一伪栅极堆叠件122设置在第二区域108上，和第二伪栅极堆叠件124也设置在第二区域108上。第一伪栅极堆叠件122包括栅极介电层122a和栅电极层122b，并且第二伪栅极堆叠件124包括栅极介电层124a和栅电极层124b。

在一些实施例中，该栅极介电层120a，122a、124a，126a可以包括氧化硅、氮化硅、氧氮化硅，或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物和/或它们的混合物。可以使用合适的工艺形成该栅极介电层120a，122a、124a，126a，诸如原子层沉积(ald)、化学汽相沉积(cvd)、物理汽相沉积(pvd)、热氧化、uv-臭氧氧化，或它们的组合。在一些实施例中，栅电极层120b、122b、124b、126b可以分别包括单层或多层结构。在一些实施例中，栅电极层120b可以包括多晶硅或诸如al、cu、w、ti、ta、tin、tial、tialn、tan、nisi、cosi的金属、具有与衬底材料兼容的功函数的其他导电材料或者它们的组合。可以使用诸如ald、cvd、pvd、镀、或它们的组合的合适的工艺形成栅电极层120b、122b、124b、126b。根据一些实施例，第一有源栅极堆叠件120还包括在栅极介电层120a和栅电极层120b的侧壁上的间隔件，第二有源栅极堆叠件126还包括在栅极介电层126a和栅电极层126b的侧壁上的间隔件，第一伪栅极堆叠件122还可以包括在栅极介电层122a和栅电极层122b的侧壁上的间隔件，并且第二伪栅极堆叠件124还包括在栅极介电层124a和栅电极层124b的侧壁上的间隔件。

在一个实施例中，利用相同的光掩模工艺形成第一有源栅极堆叠件120、第二有源栅极堆叠件126、第一伪栅极堆叠件122和第二伪栅极堆叠件124。因此，该栅极介电层120a、122a、124a、126a的材料是相同的，并且栅电极层120b、122b、124b、126b的材料是相同的。栅极介电层120a、122a、124a、126a的厚度是基本上相同的，并且栅电极层120b、122b、124b、126b的厚度是基本上相同的。

根据一些实施例，第一伪栅极堆叠件122的宽度w2小于第一有源栅极堆叠件120的宽度w1。例如，第一伪栅极堆叠件122的宽度w2介于40nm至130nm的范围内，并且第一有源栅极堆叠件120的宽度w1介于从500nm至10um的范围内。第二伪栅极堆叠件124的宽度w3小于第二有源栅极堆叠件126的宽度w4。例如，第二伪栅极堆叠件124的宽度w3介于从40nm至130nm的范围内，并且例如，第二有源栅极堆叠件126的宽度w4介于从500nm至10um的范围内。在一个实施例中，第一有源极栅极堆叠件120与第一区域106重叠，并且不与第二区域108重叠，但本发明不限制于此。第二有源极栅极堆叠件126与第三区域110重叠，并且不与第二区域108重叠，但本发明不限制于此。

第一有源栅极堆叠件120电连接到ldmos晶体管的第一偏置电压，并且第二有源栅极堆叠件126电连接到ldmos晶体管的第二偏置电压。第一偏置电压可以与第二偏置电压相同或者与第二偏置电压不同。第一伪栅极堆叠件122电连接到第一可变电压，并且第二伪栅极堆叠件124电连接到第二可变电压。第一可变电压可以与第二可变电压相同或者与第二可变电压不同。应用于第一伪栅极堆叠件122的第一可变电压和应用于第二伪栅极堆叠件124的第二可变电压可以调节位于第一伪栅极堆叠件122下方的第二区域108的电阻和位于第二伪栅极堆叠件124下方的第二区域108的电阻。因此，对于不同的需求，可以调节ldmos晶体管的击穿电压(bvdss)。由于第一伪栅极堆叠件122电连接至第一可变电压和第二伪栅极堆叠件124电连接至第二可变电压，因此，ldmos晶体管的电阻是可变的。对于ldmos晶体管，设计者可以灵活运用不同的击穿电压(bvdss)。

图8是根据一些实施例的具有接触结构的ldmos晶体管的顶视图。图9是图8的ldmos晶体管的截面图。如图6和图7所示，在形成第一有源栅极堆叠件120，第二有源栅极堆叠件126，和第一伪栅极堆叠件122和第二伪栅极堆叠件124之后，在第一源极112a、第二源极112b、漏极114、隔离件104、第一有源栅极堆叠件120，第二有源栅极堆叠件126，和第一伪栅极堆叠件122和第二伪栅极堆叠件124上方形成绝缘层130。绝缘层130可以包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或者低k介电材料。可通过高密度等离子体化学汽相沉积(hdp-cvd)，次大气压cvd(sacvd)或通过旋涂形成绝缘层130。接触结构132a，132b，134，136a，136b，138a，138b形成在绝缘层130中并可分别电连接到第一源极区域112a、第二源极区域112b、漏极区域114、第一有源栅极堆叠件120、第二有源栅极堆叠件126、第一伪栅极堆叠件122和第二伪栅极堆叠件124。接触结构132a，132b可以称为源极接触件，并且漏极结构134可以被称为漏极接触件，接触结构136a，136b可以称为栅极接触件，和接触结构138a，138b可称为伪栅极接触件。

图10是根据一些实施例的ldmos晶体管的截面图。如图10所示的ldmos晶体管是图7中的ldmos晶体管的修改的实施例。具体而言，在图7的ldmos晶体管中，第一有源栅极堆叠件120与第一区域106重叠并且不与第二区域108重叠，以及第二有源栅极堆叠件126与第三区域110重叠和不与第二区域108重叠。然而，在如图10所示的ldmos晶体管中，第一有源栅极堆叠件120与第一区域106部分重叠并且与第二区域108部分重叠，并且第二有源栅极堆叠件126与第三区域110部分重叠并且与第二区域108部分重叠。

根据本发明的一些实施例，一种mos晶体管，包括：衬底、第一区域、第二区域、源极区、漏极区、有源栅极堆叠件和伪栅极堆叠件。衬底具有第一导电性。具有第一导电性的第一区域形成在衬底中。具有第二导电性的第二区域形成在衬底中并且第二区域与第一区域相邻。具有第二导电性的源极区形成在第一区域中。具有第二导电性的漏极区形成在第二区域中。有源栅极堆叠件设置在第一区域上。伪栅极堆叠件设置在第二区域上，并且伪栅极堆叠件电连接至可变电压。

根据本发明的一些实施例，一种mos晶体管，包括：衬底、第一区域、第二区域、第三区域、第一源极区、漏极区、第二源极区、第一有源栅极堆叠件、第二有源栅极堆叠件、第一伪栅极堆叠件和第二伪栅极堆叠件。衬底具有第一导电性。具有第一导电性的第一区域形成在衬底中。具有第二导电性的第二区域形成在衬底中，并且第二区域与第一区域相邻。具有第一导电性的第三区域形成在衬底中，并且第三区域与第二区域相邻。具有第二导电性的第一源极区形成在第一区域中。具有第二导电性的漏极区形成在第二区域中。具有第二导电性的第二源极区形成在第三区域中。第一有源栅极堆叠件设置在第一区域上。第一伪栅极堆叠件设置在第一源极区域和漏极区域之间的第二区域上，第一伪栅极堆叠件电连接至第一可变电压。第二伪栅极堆叠件设置在第二有源区域和漏极区域之间的第二区域上，并且第二伪栅极堆叠件电连接至第二可变电压。

根据本发明的一些实施例，一种mos晶体管，包括：衬底、源极区、漏极区、沟道区、扩展的漂移区、有源栅极堆叠件和伪栅极堆叠件。衬底具有第一导电性。具有第二导电性的源极区形成在衬底中。具有第二导电性的漏极区形成在衬底中，并且源极区域和漏极区域彼此分离。具有第一导电性的沟道区形成在衬底中并且位于源极区和漏极区之间。具有第二导电性的扩展的漂移区形成在衬底中和漏极区周围。有源栅极堆叠件设置在沟道区上。伪栅极堆叠件设置在扩展的漂移区上，并且伪栅极堆叠件电连接至可变电压。

根据本发明的一些实施例，提供了一种mos晶体管，包括：第一导电性的衬底；第一导电性的第一区域，形成在所述衬底中；第二导电性的第二区域，形成在所述衬底中，所述第二区域与所述第一区域相邻；第二导电性的源极区，形成在所述第一区域中；第二导电性的漏极区，形成在所述第二区域中；有源栅极堆叠件，设置在所述第一区域上；以及伪栅极堆叠件，设置在所述第二区域上，所述伪栅极堆叠件电连接至可变电压。

在上述mos晶体管中，所述伪栅极堆叠件的宽度小于所述有源栅极堆叠件的宽度。

在上述mos晶体管中，所述伪栅极堆叠件的宽度介于从40nm至130nm的范围内，并且所述有源栅极堆叠件的宽度介于从500nm至10um的范围内。

在上述mos晶体管中，所述有源栅极堆叠件与所述第一区域重叠，但不与所述第二区域重叠。

在上述mos晶体管中，所述有源栅极堆叠件与所述第一区域部分重叠并且与所述第二区域部分重叠。

根据本发明的另一些实施例，还提供了一种mos晶体管，包括：第一导电性的衬底；第一导电性的第一区域，形成在所述衬底中；第二导电性的第二区域，形成在所述衬底中，所述第二区域与所述第一区域相邻；第一导电性的第三区域，形成在所述衬底中，所述第三区域与所述第二区域相邻；第二导电性的第一源极区，位于所述第一区域中；第二导电性的漏极区，位于所述第二区域中；第二导电性的第二源极区，位于所述第三区域中；第一有源栅极堆叠件，设置在所述第一区域上；第二有源栅极堆叠件，设置在所述第三区域上；第一伪栅极堆叠件，设置在所述第一源极区域和所述漏极区域之间的所述第二区域上，所述第一伪栅极堆叠件电连接至所述第一可变电压；以及第二伪栅极堆叠件，设置在所述第二有源区域和所述漏极区域之间的所述第二区域上，所述第二伪栅极堆叠件电连接至第二可变电压。

在上述mos晶体管中，所述第一伪栅极堆叠件的宽度小于所述第一有源栅极堆叠件的宽度。

在上述mos晶体管中，所述第一伪栅极堆叠件的宽度介于从40nm至130nm的范围内，并且所述第一有源栅极堆叠件的宽度介于从500nm至10um的范围内。

在上述mos晶体管中，所述第二伪栅极堆叠件的宽度小于所述第二有源栅极堆叠件的宽度。

在上述mos晶体管中，所述第二伪栅极堆叠件的宽度介于从40nm至130nm的范围内，并且所述第二有源栅极堆叠件的宽度介于从500nm至10um的范围内。

在上述mos晶体管中，所述第一有源栅极堆叠件与所述第一区域重叠但不与所述第二区域重叠。

在上述mos晶体管中，所述第二有源栅极堆叠件与所述第三区域重叠但不与所述第二区域重叠。

在上述mos晶体管中，所述第一有源栅极堆叠件与所述第一区域部分重叠并且与所述第二区域部分重叠。

在上述mos晶体管中，所述第二有源栅极堆叠件与所述第三区域部分重叠并且与所述第二区域部分重叠。

在上述mos晶体管中，所述第二区域形成在所述第一区域和所述第三区域之间，并且所述漏极区域形成在所述第一源极区域和所述第二源极区域之间。

根据本发明的又一些实施例，还提供了一种mos晶体管，包括：第一导电性的衬底；第二导电性的源极区，形成在所述衬底中；第二导电性的漏极区，形成在所述衬底中，所述源极区域和所述漏极区域彼此分离；第一导电性的沟道区，形成在所述衬底中并且位于所述源极区和所述漏极区之间；第二导电性的扩展的漂移区，形成在所述衬底中和所述漏极区周围；有源栅极堆叠件，设置在所述沟道区上；以及伪栅极堆叠件，设置在所述扩展的漂移区上，所述伪栅极堆叠件电连接至可变电压。

在上述mos晶体管中，所述伪栅极堆叠件的宽度小于所述有源栅极堆叠件的宽度。

在上述mos晶体管中，所述伪栅极堆叠件的宽度介于从40nm至130nm的范围内，并且所述有源栅极堆叠件的宽度介于从500nm至10um的范围内。

在上述mos晶体管中，所述有源栅极堆叠件与所述沟道区重叠但是不与所述扩展的漂移区重叠。

在上述mos晶体管中，所述有源栅极堆叠件与所述沟道区部分重叠并且与所述扩展的漂移区部分重叠。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。