使用双频电容耦合等离子体(CCP)以EUV抗蚀剂进行的沟槽和孔图案化的制作方法

文档序号:13426448
使用双频电容耦合等离子体(CCP)以EUV抗蚀剂进行的沟槽和孔图案化的制作方法

根据37C.F.R.§1.78(a)(4),本申请要求于2015年4月2日提交的在先提交的共同未决临时申请第62/142,020号的权益和优先权,其通过引用明确地合并入本文。

技术领域

本发明涉及半导体处理技术,更特别地,涉及用于控制用于处理基片的处理系统的性能的设备和方法。



背景技术:

以10nm和亚10nm技术节点的图案化是对于半导体行业的关键挑战之一。正在研究若干种图案化技术,以实现逻辑技术所要求的有挑战的间距需求。基于极紫外(EUV)光刻的图案化被认为是亚10nm节点的重要候选。EUV技术的一个挑战是,与传统193nm抗蚀剂相比,EUV抗蚀剂倾向于具有较低的蚀刻选择性、较差的线边缘粗糙度(LER)和线宽粗糙度(LWR)。因此,干蚀刻工艺的特性在限定图案化工艺的结果中发挥着日益重要的作用。

亚30nm节点半导体制造已经对传统光刻技术的物理极限提出了许多挑战。需要包括采用LELE(光刻-蚀刻-光刻-蚀刻(Litho-Etch-Litho-Etch))、SADP(自对准双重图案化)和SAQP(自对准四重图案化)来增强193i光刻的替选图案化策略。然而,多种图案化方案带来了呈边缘放置误差形式的额外挑战、由于较多次数地通过光刻和其它处理步骤而导致的更高成本以及在若干个处理步骤处的间距步移(walking)的引入。



技术实现要素:

与常规方法相比,所公开的方法提供了更大的EUV光致抗蚀剂蚀刻选择性和明显降低的线边缘粗糙度(LER)和线宽粗糙度(LWR)。

根据实施方式,公开了一种用于蚀刻在基片上的抗反射涂层的方法。基片包括有机层、设置在有机层上方的抗反射涂层以及设置在抗反射涂层上方的光致抗蚀剂层。该方法包括:使光致抗蚀剂层图案化,以露出抗反射涂层的非掩模部分;以及在抗反射涂层的非掩模部分和图案化的光致抗蚀剂层的非侧壁部分上选择性地沉积含碳层。该方法还包括:蚀刻膜堆叠,以去除含碳层并且去除抗反射涂层的非掩模部分的部分厚度,而不减小光致抗蚀剂层的厚度。该方法还包括重复所述选择性沉积和蚀刻,至少直到抗反射涂层的非掩模部分的完整厚度被去除为止,以露出在下面的有机层。

根据实施方式,公开了蚀刻图案化基片的另一方法。该方法包括提供图案化基片,所述图案化基片包括图案化的极紫外(EUV)光致抗蚀剂、转移层(TL)以及有机平坦化层(OPL)。该方法还包括重复地执行沉积/蚀刻工艺,以选择性地和递增地蚀刻穿透TL并且蚀刻到OPL中,其中EUV光致抗蚀剂和TL用作掩模,以将图案从EUV光致抗蚀剂转移到OPL。沉积/蚀刻工艺依次包括以下两个子工艺。在第一子工艺(1)中,方法包括:将碳氟化合物层沉积在图案化基片上,包括沉积在EUV光致抗蚀剂上和TL或OPL的露出部分上。在第二子工艺(2)中,该方法包括:进行反应离子蚀刻,以相对于EUV光致抗蚀剂选择性地去除碳氟化合物层以及TL或OPL的增加部分。该方法还包括重复执行沉积/蚀刻子工艺(1)和(2),从而与通过单独执行反应离子蚀刻工艺获得的光致抗蚀剂蚀刻选择性相比,以更大的光致抗蚀剂蚀刻选择性来蚀刻TL和OPL。

附图说明

并入本说明书并且构成本说明书的一部分的附图示出了本发明的实施方式,并且连同前面给出的本发明的一般描述以及后面给出的详细描述用于说明本发明。另外,附图标记的最左边的数字表示附图标记首次出现的图。

图1A示出了由常规EUV光刻技术产生的线边缘粗糙度(LER)、线宽粗糙度(LWR)和接触边缘粗糙度。

图1B示出了由常规EUV光刻技术产生的较高的缺陷率,其可能导致在电气测试期间的芯片故障。

图1C示出了由常规EUV光刻技术产生的降低的抗蚀刻性和低抗蚀剂边缘,这需要高选择性的转移层蚀刻。

图2是根据实施方式的用于蚀刻EUV图案化基片的双频电容耦合等离子体(CCP)反应器的示意性图示1000。

图3A示出了根据实施方式的在光刻之后和在蚀刻图案转移之后的线/空间和接触/条参考结构(line/space and contact/bar reference structure)的俯视横截面电子显微图。

图3B是根据实施方式的用于EUV图案化的典型材料层堆叠的示意性图示。

图3C是根据实施方式的在处理的每个步骤处的关键尺寸、LER和LWR的归一化值的图。

图4A是根据实施方式的由将DC电势施加到CCP腔的上电极而产生的直流叠加(DCS)的工艺的示意性图示。

图4B示出了根据实施方式的示出DCS对转移层蚀刻期间的有机选择性的影响的俯视横截面电子显微图像。

图5A示意性地示出了用于EUV图案化的输入(incoming)堆叠。

图5B示出了根据实施方式的示出了将EUV光刻应用于图5A的堆叠的沟槽图案化时DCS固化和蚀刻工艺优化对抗蚀剂选择性的影响的横截面电子显微图像。

图6是根据实施方式的重复沉积/蚀刻工艺的示意性图示。

图7是根据实施方式的示出用于示例沉积/蚀刻工艺的工艺条件的表。

图8示出了根据实施方式的示出与常规蚀刻相比的沉积/蚀刻工艺的效果的横截面电子显微图像。

图9A至图9E示出了根据实施方式的使用EUV光刻的在沟槽图案化期间的LER和LWR的演变,其示出了由于使用沉积/蚀刻工艺而带来的LER和LWR的改善。

图10A至图10E示出了纵横比对图案扭动和变形的影响。

图11A示出了如使用常规技术获得的有机平坦化剂(planarizer)层的机械稳定性和所得到的下游图案粗糙度。

图11B示出了与图11A中示出的没有DCS固化的工艺相比,根据实施方式的DCS固化工艺对有机平坦化剂层的机械稳定性和所得到的下游图案粗糙度的影响。

图12A至图12B分别示出了浮渣(scummed)接触孔和桥接接触孔缺陷的俯视横截面电子显微图像。

图13示出了基于PR选择性的调整来减少在接触孔阵列中的缺陷的常规方法的结果。

图14示出了根据实施方式的基于包括重复沉积/蚀刻工艺的执行的技术来减少在接触孔阵列中的缺陷的方法的结果。

图15示出了根据实施方式的在TL开口蚀刻的三个阶段示出的横截面电子显微图像。

具体实施方式

以下的具体实施方式参考附图以说明与本公开内容一致的示例性实施方式。具体实施方式中对“一个实施方式”、“实施方式”、“示例性实施方式”等的引用表示所描述的示例性实施方式可以包括特定的特征、结构或者特性,但是每个示例性实施方式未必包括特定的特征、结构或者特性。此外,这样的短语不一定涉及相同的实施方式。此外,当结合实施方式描述特定的特征、结构或特性时,结合无论是否明确描述的其他示例性实施方式来影响这样的特征、结构或者特性是在相关领域的技术人员的知识内的。

提供本文描述的示例性实施方式用于说明的目的,而不是限制。其他实施方式也是可能的,并且可以在本公开内容的范围内对示例性实施方式进行修改。因此,具体实施方式并不意味着限制本公开内容。相反,仅按照所附权利要求和其等同物来限定本公开内容的范围。

示例性实施方式的以下具体实施方式将完全揭露公开内容的一般实质,使得在没有过度的实验的情况下,在不脱离公开内容的范围的情况下,其他人可以通过应用相关领域技术人员的知识来容易地修改和/或适应这样的示例性实施方式的各种应用。因此,基于本文呈现的教导和指导,这样的适应和修改意在处于示例性实施方式的意义和多个等同物内。可以理解的是,本文的短语和术语出于描述而不是限制的目的,使得相关领域的技术人员根据本文的教导来解释本说明书的术语或短语。

亚30nm节点半导体制造使常规光刻技术的物理极限承受了许多挑战。EUV光刻是应对以10nm和亚10nm技术节点的图案化的挑战的有希望的方法。然而,EUV光刻还遭受了例如图1A至图1C中示出的多个显著的挑战。

图1A示出了由常规EUV光刻技术产生的线边缘粗糙度、线宽粗糙度和接触边缘粗糙度。在另一示例中,图1B示出了由常规EUV光刻技术产生的较高的缺陷率,其可能导致在电气测试期间的芯片故障。在另一示例中,图1C示出了由常规EUV光刻技术产生的降低的抗蚀刻性和低抗蚀剂边缘,这需要高选择性的转移层蚀刻。

光致抗蚀剂(photoresist)预算随着每个技术节点已经持续缩减。以更小的间距执行光刻的能力在PR厚度方面有权衡。对于亚30nm技术节点的PR的典型厚度范围在60nm至20nm之间,其中较小的技术节点具有可用于干蚀刻的较薄的输入抗蚀剂。此外,EUV抗蚀剂的耐蚀刻性远低于193/193i光刻抗蚀剂,从而对蚀刻工艺开发提出了进一步的要求以提供更高选择性的工艺。克服这些挑战的努力包括EUV源优化和新的EUV抗蚀剂材料的开发。

本公开内容呈现了基于电容耦合等离子体(CCP)干蚀刻方法的光刻技术,以满足EUV图案化挑战。所公开的系统和方法在包括重复沉积/蚀刻工艺的图案化工艺中使用双频CCP。如后面所描述的,所公开的实施方式示出了对于孔和线图案在LER/LWR、抗蚀剂选择性和关键尺寸(CD)可调整性方面的改善。将使用所公开的实施方式获得的结果与使用常规等离子体固化方法获得的结果进行比较。呈现了来自系统研究(stud)的数据,其示出了影响LER/LWR、抗蚀剂选择性以及CD的关键图案化度量的各种等离子体蚀刻参数的作用。

根据实施方式,一种用于改善LER和LWR的技术包括在等离子体反应器的电极之一处的射频(RF)等离子体中叠加负DC电压。与等离子体化学一致,所产生的弹道电子的发射已经示出改善了LER和LWR,如下面进一步详细描述的。

图2是根据实施方式的用于蚀刻EUV图案化基片的双频CCP反应器的示意性图示200。待图案化的晶片202安装到静电卡盘(ESC)204。根据实施方式,偏置RF电压206可以被施加到ESC以固定晶片202的电压。反应器可以包括上电极(EL)208,高频(HF)电压210可以被施加至上电极(EL)208。除了HF电压210以外,还可以向上EL 208施加负DC电压212。根据实施方式,还可以设置DC阳极EL 214。根据实施方式,可以在上EL 208与DC阳极EL 214之间施加1kV的DC偏置216。

根据实施方式,通过引入工艺气体并且将偏置电压206施加到ESC 204、上EL 208和阳极EL 214,在图2的反应器中生成电离的等离子体。根据实施方式,工艺气体可以包括Ar、N2H2以及各种碳氟化合物(CFx)。将DC电势施加到上EL 208产生具有下区域216和上区域218的等离子体。上区域218是具有比下区域216高的等离子体密度和更均匀的等离子体的径向分布的鞘层(sheath)。使用上述DC电势生成等离子体的工艺被称作直流叠加(DCS)或DCS固化,如在后面(参照图4A至图4B以及相关讨论)进一步详细描述的。

使用基于EUV的光致抗蚀剂的初始蚀刻可行性研究在不严格的间距样品上执行,以测量抗蚀剂材料变化对CD偏置控制和图案保真度的影响。为此,使用IBM EUV光刻工具集来完成图案化。

图3A至图3C示出了根据实施方式的初始蚀刻可行性研究的结果。图3A示出了根据实施方式的在光刻之后和在蚀刻图案转移之后的线/空间和接触/条参考结构的俯视横截面电子显微图。图3B是根据实施方式的用于EUV图案化的典型材料层堆叠的示意性图示。使用了三层图案化方案:光致抗蚀剂(PR)302、转移层(TL)304以及有机平坦化剂层(OPL)306。根据TL 304对于PR 302和OPL 306均具有高程度的等离子体蚀刻选择性来选择TL 304,而如其名字所示,OPL 306具有平坦化任何现有形貌的优点。根据实施方式,可以在介电堆叠308的顶部上生成三层堆叠。

针对转移层开口(transfer layer open),开发了被称作RIE1至RIE4的四个反应离子蚀刻(RIE)工艺条件,示出了如例如在图3A中所示的从输入的开发CD的0%至50%的CD偏置控制。在RIE1至RIE4中,在时间、压力、电极频率、DC电势、气流速率或基片温度中的一个或更多个中进行变化。由于没有观察到LER降低或桥接,因此在精简的“0蚀刻偏置”情况下,对PR预算的一些初始关注被证明是不重要的。此外,与蚀刻条件无关,所有蚀刻情况相对于输入(即相对于输入图案化抗蚀剂)显示出约63%的LWR的显著改善。LER根据CD偏置而稍微降低,并且可以是在转移层开口中使用的碳氟化合物(CFx)钝化大于所期望的并且有助于LER生成的指示,例如在图3C中所示。图3C是根据实施方式的在处理的每个步骤处的关键尺寸、LER和LWR的归一化值的图。

对于线-空间应用的有挑战的间距缩放导致光致抗蚀剂中高的纵横比(aspect ratio),从而引起图案坍塌边缘性。与EUV抗蚀剂高度缩放同时,期望降低TL厚度以降低蚀刻选择性要求。TL厚度的下限部分地由对抗蚀剂溶剂和显影剂溶液的气密性决定。与EUV抗蚀剂相关的挑战之一是当将图案转移至TL时的选择性。因此,为了实现具有降低的LER和LWR的良好的图案转移,期望具有良好的抗蚀剂选择性。为了实现合理的图案转移保真度,根据实施方式,估计蚀刻选择性应该是TL:EUV PR>5:1。

上述结果是常规EUV光刻技术的典型。根据实施方式,可以通过使用DCS技术来获得改善的结果,如后面将讨论的。

图4A是根据实施方式的由将DC电势施加到CCP腔的上电极而产生的DCS的工艺的示意性图示。在该工艺中,将DC电势施加到上EL 402产生了较厚的顶部鞘层404,从而改变等离子体的径向分布并且与在不施加DC偏置的情况下生成的等离子体相比增加了等离子体密度。

此外,根据实施方式,DC电势将正离子406朝向上电极加速。正离子对上电极的影响产生了由DC电势朝向晶片表面410被加速的二次电子发射408。电子具有足够的能量,以穿透底部鞘层412,并且影响晶片表面410处的工艺,包括包含抗蚀剂414的有机膜的交联和电荷消除。该电子束引起的交联/硬化可以改善对有机光致抗蚀剂和有机平坦化剂的蚀刻选择性。

图4B示出了根据实施方式的示出DCS对转移层蚀刻期间的有机选择性的影响的俯视横截面电子显微图像。明显地,与使用DCS获得的结果418相比,使用没有DCS的工艺消耗416更多的抗蚀剂。此外,与不使用DCS时获得的偏置422相比,使用DCS获得改善的CD偏置420。后面将呈现使用DCS与不使用DCS所获得的结果的进一步的比较。

图5A示意性地示出了用于EUV图案化的堆叠,而图5B示出了根据实施方式的示出了在应用EUV光刻进行沟槽图案化时DCS固化和蚀刻工艺优化对抗蚀剂选择性的影响的堆叠的横截面电子显微图像。在该示例中,如图5A中示意性所示,用于EUV图案化的堆叠502包括构建在介电堆叠510顶部上的EUV图案化PR 504、TL 506以及有机平坦化层(OPL)508。PR 504被图案化,从而具有呈现小于40nm的间距的功件512。

图5B的第一画面(panel)514是在蚀刻之前的输入图案化基片的横截面电子显微图像。图5B的第二画面516示出了施加至沟槽的常规转移层开口的结果。它对EUV抗蚀剂具有低抗蚀剂选择性(即1.3:1),并且大部分抗蚀剂在TL开口期间被消耗,导致差的图案转移。在第三画面518中,在转移层开口工艺之前使用基于DC电压的处理。通过施加到上电极的DC电压生成的弹道电子可以在晶片级被收集,并且可能导致抗蚀剂的改性和硬化或固化。对于该EUV抗蚀剂,基于DC电压的预处理还示出抗蚀剂选择性增加到2.2:1。

图5B的第四画面520示出由于离子能量降低而产生的抗蚀剂选择性的增加。在该示例中,在转移层开口步骤中的离子能量的降低将抗蚀剂选择性增加到3.6:1。离子能量的降低也改善了EUV抗蚀剂轮廓,使得能够维持具有较少的抗蚀剂角部“侵蚀”的较直的轮廓。

根据实施方式,图5B的结果说明了对于常规TL开口工艺,对EUV抗蚀剂的选择性可以递增地增加。为了显著地提高抗蚀剂选择性,开发了重复沉积/蚀刻工艺,如后面更加详细描述的。在图5B的第五画面522中示出了使用重复沉积/蚀刻工艺获得的结果。该结果示出了使用本发明的实施方式的沉积/蚀刻工艺在抗蚀剂蚀刻选择性方面从3.6:1至7.8:1的显著的提高。

图6是根据实施方式的上述重复沉积/蚀刻工艺的示意性图示。该方法基于由在沉积工艺后面跟着蚀刻工艺所组成的工艺顺序。在该示例中,输入基片600包括PR 602、TL 604以及例如OPL的有机层606。根据实施方式,PR 602是有机光致抗蚀剂,例如EUV光致抗蚀剂。此外,根据实施方式,TL 604可以是硅抗反射涂层(SiARC)。PR 602被图案化,使得PR 602遮掩下面的TL 604的一部分,同时露出TL 604的非掩模部分。

在第一步骤或阶段中,执行沉积工艺608。根据实施方式,在沉积工艺608期间,可以将含碳层609例如碳氟化合物(CFx)聚合物沉积在基片上。有利地,CFx聚合物沉积在TL 604的露出的非掩模部分和PR 602的非侧壁部分上。可以通过将DC电压施加到上EL(例如图4中的402)来控制离子通量和CFx自由基的通量。根据实施方式,离子通量可以具有相对低的能量(例如<100eV)。在沉积步骤608中,碳氟化合物气体的气流控制CFx自由基通量,从而控制沉积。根据实施方式,CFx聚合物优先沉积在抗蚀剂图案上。换句话说,与在TL 604的非掩模部分上相比,CFx聚合物在PR 602的非侧壁部分上沉积至更大厚度。

根据实施方式,在第二步骤或阶段中,执行反应离子蚀刻610。在反应离子蚀刻610中,可以优先地蚀刻TL 604的一部分,同时PR 602大部分保留。换句话说,在不将PR 602的厚度减小至任何可感知的程度的情况下,蚀刻TL 604的部分厚度。在一个实施方式中,在蚀刻610期间使用DCS,DCS在TL 604被蚀刻时硬化(固化)PR 602,从而便于优先的蚀刻。

在另一步骤或阶段,如箭头612所示,重复沉积608然后蚀刻610的顺序工艺。随着重复的工艺进行,TL 604被蚀刻穿透,接着蚀刻下面的OPL,以将图案转移至OPL 606中。根据实施方式,该重复工艺产生结构614,其中TL 604和平坦化层被蚀刻穿透,同时PR保持合理地完整。顺序的沉积608/蚀刻610工艺必须被重复的次数由TL 604的初始厚度和有机层606的厚度以及在每次重复中蚀刻的部分厚度来确定。

图7是根据实施方式的示出用于示例沉积/蚀刻的工艺条件的表700。在该示例中,在第一沉积工艺702期间,碳氟化合物CH3F 704和CF4 706连同H2 708一起分别以40sccm、50sccm和330sccm的气流速率引入等离子体反应器。在第一蚀刻/固化工艺710中,停止碳氟化合物704和706的流动,并且将H2 708和N2 712各自以450sccm的气流速率引入到等离子体反应器中。然后,交替的沉积/蚀刻(固化)被重复预定重复次数。

在该示例中,组合的沉积/蚀刻(固化)工艺重复三次。在其他实施方式中,可以根据所需将沉积/蚀刻(固化)工艺重复任何数目的预定次数。在表700中提供的其他工艺参数包括气压714、以高频(HF)提供给上EL 208(参见图2)的功率716、提供给ESC 204(参见图2)的功率718以及施加到上EL 208(参见图2)的DC电压720。

图8示出了根据实施方式的示出与常规蚀刻相比沉积/蚀刻工艺的效果的横截面电子显微图像800。第一图像802示出了具有图案化的PR 804、SiARC转移层806和OPL 808的输入基片。第二图像810清楚地示出了利用常规工艺,在SiARC蚀刻工艺期间,PR 804受到消耗。第三图像812示出了在SiARC 806已经被蚀刻并且OPL 808被部分蚀刻之后,本发明的实施方式的沉积/蚀刻(固化)工艺的结果。在该示例中,PR 814保持完整并且PR 814的高度没有降低。

图9A至图9E示出了根据实施方式的使用EUV光刻在沟槽图案化期间的LER和LWR的演变,示出了由于使用沉积/蚀刻工艺的一个循环而带来的LER和LWR的改善。基于DC电压的等离子体的条件便于在相对低的离子能量下对CFx自由基通量的良好控制,其有助于维持抗蚀剂预算和抗蚀剂轮廓。

图9A是输入基片900的示意性横截面视图。输入基片900包括图案化的抗蚀剂902、转移层904以及平坦化剂906。根据实施方式,基片900还可以包括硬掩模(HM)堆叠908。HM堆叠908可以设置在介电堆叠910的顶部上,并且可以用于对介电堆叠910进行图案化。

图9B包括俯视电子显微图像912、914、916和918,其示出了在蚀刻工艺的不同阶段蚀刻的基片的特征。图像912示出了在EUV光刻之后的基片。图像914示出了在TL蚀刻(“TL开口”)工艺之后的基片。图像916示出了在HM堆叠开口工艺之后的基片。图像918示出了在沟槽和介电蚀刻工艺之后的基片。在图9C的图形920中示出了LER演变的结果。在图9D的图形922中示出了LWR演变的结果。这些结果示出实现了在TL层开口后测量的良好的CD一致性。这些结果还示出了测量的LER和LWR的约25%至30%的降低,如在图9E的表924中总结的。

图10A至图10E示出了根据实施方式的使用一个循环的沉积/蚀刻工艺的纵横比对图案扭动和变形的影响。与多种图案化方案不同,EUV光刻使得完整的线-空间图案能够在单次操作中露出。当线-空间间距降低时,软掩模的高的纵横比导致其相对机械稳定性的降低。这导致了依赖纵横比的图案变形和扭动。

在图10A中,俯视电子显微图像1002示出了用于图案化具有大约4.1的纵横比的基片的良好的结果。在图10B中,类似的俯视电子显微图像1004示出了用于图案化具有大约4.25的纵横比的基片的良好的结果。然而,对于具有大于约4.5的纵横比的基片,观察到所得到的图案化的基片的变形。例如,在图10C中,俯视电子显微图像1006示出了用于图案化具有大约4.6的纵横比的基片的图案变形(即LER和LWR)。如图10D中的俯视电子显微图像1008所示,对于具有大约6.1的纵横比的基片,观察到了显著的扭动变形。在图10E中图形化地示出了图10A至图10D的结果,其中归一化的CD被示为纵横比的函数。

根据实施方式,将软掩模的纵横比保持在4.5以下,使得即使在小的间距尺寸下,也能够实现至硬掩模的良好图案转移,如图10A、图10B和图10E所示。在大于6.0的纵横比的情况下,软掩模不再能够维持图案,并且引起扭动,如图10E和图10D中的图像1008所示。纵横比在4.5与6.0之间,观察到少量的图案变形,如图10C和图10E所示。

软掩模的纵横比通过平坦化剂材料性能和集成所需的间距尺寸来决定。较薄的平坦化层降低了纵横比,但是可靠地产生这样的层的工艺可能是挑战性的并且限制了堆叠的设计。此外,在随后的步骤期间,因此存在较薄的软掩模,从而需要另外的高选择性工艺。图案变形的开始也可以取决于用于蚀刻平坦化层的蚀刻化学。使用新的蚀刻化学和条件可以为软掩模提供额外的刚度,并且使得能够在更高纵横比下实现无扭动的工艺。

例如,如图9A至图9E所示,通过对蚀刻顺序的分割而进行的自顶向下检查提供了对引起线扭动的机制的一些额外的洞察。尽管在TL剥离之后,边缘粗糙度明显,但是观察到在氧化物蚀刻之后掩模CD增长和显著的线扭动降低。来自等离子体化学暴露的软掩模的CFX沉积或溶胀(swelling)可能引起通过线扭动减轻的压缩应力。这种非理想性可以直接转移到电介质,如灰化后(post-ash)图像中所示(下面参照图11A至图11B进一步讨论)。在TL开口之前或期间施加DCS固化可以消除这种扭动现象。在有挑战性的<40nm间距(其中,扭动最明显)时,该效果是显著的,并且通过目视检查容易显现,如图11A至图11B所示,并且在下面进一步描述。

图11A至图11B示出了根据实施方式的DCS固化工艺对有机平坦化剂层的机械稳定性和所得到的下游图案粗糙度的影响。图11A的工艺1102示出了在不施加DCS固化工艺的情况下,对于蚀刻高的纵横比基片所获得的结果。在该示例中使用了约5:1的纵横比,但是其他纵横比也是可以构想的。图11B的工艺1104示出了在施加DCS固化工艺的情况下,对于蚀刻高的纵横比基片所获得的改善结果。画面1106示意性地示出了输入基片。画面1108示意性地示出在施加TL开口操作之后的基片。第三画面1110包括示出了在有机掩模开口/TL剥离工艺之后显著的扭动的俯视电子显微图像1112。第四画面1114包括示出在氧化物蚀刻工艺之后增强的扭动的俯视电子显微图像1116。画面1118包括示出最终蚀刻的电介质的显著的扭动的俯视电子显微图像1120。

在图11B的工艺1104中示出了执行DCS固化工艺的效果。画面1122示意性地示出输入基片,其与工艺1102中的输入基片相同。画面1124示意性地示出在已经施加了TL开口操作之后的基片,其中TL开口操作包括施加DCS固化工艺。画面1126示意性地示出了有机掩模开口/TL剥离操作,并且画面1128示意性地示出了氧化物蚀刻工艺。画面1130包括最终蚀刻的电介质的俯视电子显微图像1132。图像1132清楚地示出与由在没有DCS固化工艺的情况下执行的蚀刻工艺产生的图像1120相比,由画面1124的DCS固化工艺产生的改进的LER和LWR特性。

图11A至图11B示出了具有相等的蚀刻后CD以及因此的平坦化剂纵横比的两个工艺的结果。在TL开口中没有DCS固化的情况下,LWR自输入提高了34%(图11A)。TL开口之前包括DCS固化(图11B)提供了额外的改善,自输入减少了52%。对于具有不严格的间距的基片,还观察到了LER和LWR的显著的提高,其中平坦化剂纵横比远低于之前识别的4.5:1的阈值(结果在这里未示出)。

在图11B中示出的使用DCS固化工艺获得的改善的结果可以是由于弹道电子与平坦化剂堆叠的相互作用。在按比例(scaled)的抗蚀剂、TL和平坦化剂厚度的情况下,弹道电子可以很好地穿透到平坦化剂堆叠中,以向之前在氧化物蚀刻期间观察到的应力引起的变形提供增强的机械阻力。

针对该评估观察到的另一图案保真度挑战是在对于密集的1×1接触孔阵列的缺失的与桥接的接触之间的权衡,如图12A至图12B所示,其分别示出了“浮渣”接触孔和桥接接触孔缺陷的俯视横截面电子显微图像。输入图案的严密检查显示了:同时存在的浮渣接触1202,其中抗蚀剂材料被不完全地从预期的孔显影;以及部分桥接的接触1204,其中相邻接触之间的抗蚀剂高度远小于预期。

尽管常规的蚀刻工艺可以独立地解决任何一个问题(即浮渣接触1202或桥接接触1204),但是存在不充足的PR预算来在TL开口之前插入除浮渣工艺(以消除浮渣缺陷)。此外,对于简单地调整TL开口的PR选择性,存在不足的余量。

图13表示基于对PR选择性的调整来降低接触孔阵列中的缺陷的常规方法。在该示例中,图13分别示出了在施加低、中和高PR选择性TL开口方案的情况下的三个阵列1302、1304、1306。三个阵列1302、1304、1306各自是具有2200个接触的1×1的接触孔阵列。对于每种情况,针对缺失的或桥接的接触来检查接触。尽管2200个接触的采样率对于制造水平效益分析非常低,但是其提供了充足的分辨率来观察根据抗蚀剂选择性的竞争缺陷模式之间的权衡。

图13的结果清楚地表明,根据调整PR选择性,桥接接触与浮渣接触之间存在权衡。例如,在阵列1302的低的PR选择性下,优先地形成桥接接触1310而不是浮渣接触。然而,当PR选择性增加至在阵列1304中的中间的PR选择性以及增加至阵列1306中的高的PR选择性,优先地形成浮渣接触1312、1316而不是桥接接触。例如,当使用低的PR选择性方案时,在2200个接触孔的阵列1302中没有检测到浮渣接触,而观察到4个桥接接触1310。当使用中间的PR选择性方案时,在2200个接触孔的阵列1304中观察到5个浮渣接触1312,而没有观察到桥接接触。最后,当使用高的PR选择性方案时,在2200个接触孔的阵列1306中观察到20个浮渣接触1316,而没有观察到桥接接触。

图14示出了根据实施方式的基于包括重复沉积/蚀刻工艺(如以上在图5A、图5B、图6、图7和图8中图示和描述的)的执行的技术来减少在接触孔阵列中的缺陷的方法的结果。图14示出了对于2200个接触孔的阵列1402,没有观察到浮渣缺陷和桥接接触。这些结果示出了对图13中示出的常规方法的显著改善。以下提供了对于这些改善的结果的可能解释。

如上所述,高选择性(如图5B中的画面522中示出的7.8:1)沉积/蚀刻工艺的组成步骤的进一步的表征提供了对图14的改善结果的可能解释的洞察。该调查的结果如下呈现在图15中。

图15示出了根据实施方式的在TL开口蚀刻的三个阶段截取的横截面电子显微图像。如图像1502所示,标准的TL开口方案的施加导致具有单调锥度的梯形掩模形状。如图像1504所示,DCS增强沉积工艺的施加优先地将CFx聚合物沉积在抗蚀剂上,导致更竖直的轮廓。如图像1506所示,使沉积时间加倍产生纵横比依赖性沉积,这通过结构的顶部的圆化和聚合物悬垂的形成所证明。CFx在低的纵横比结构中在抗蚀剂上的这种优先沉积提供了一种机制,通过该机制,部分桥接的接触孔的弱的点可以被钝化,而在较高纵横比的孔的底部处的浮渣/剩余抗蚀剂上没有显著沉积。如图14所示,使具有有机蚀刻/除浮渣的这种新的沉积工艺循环在TL开口之前被施加,导致对于所采样的2200个接触孔明显消除了这两种缺陷模式(即,浮渣接触和桥接接触)。

所公开的包括沉积/蚀刻顺序的重复的方法已经成功地证明了基于CCP等离子体的蚀刻解决方案,使得EUV光刻能够用于沟槽和接触孔图案化应用。应用EUV减小了对于亚40nm间距应用的中间掩膜计数(reticle count)、循环次数、集成复杂度和级内覆盖变化。这些方法对于满足减小输入的有机掩模厚度以避免图案坍塌的挑战显示出希望。

所公开的方法进一步示出在沉积/蚀刻顺序中应用DCS对于改善有机刚度和耐蚀刻性是有利的。DCS还有助于减轻在平坦化剂层开口工艺期间发生的图案变形,进而降低下游图案粗糙度。还公开了一种用于在沟槽图案化期间提供高抗蚀剂选择性并且通过抗蚀剂图案上的选择性钝化改善接触孔图案化应用的缺陷率的等离子体蚀刻方法。

应当理解,具体实施方式部分而不是摘要部分意在用于解释权利要求。摘要部分可以阐述本公开内容的一个或更多个示例性实施方式但不是全部示例性实施方式,并且因此不意在以任何方式限制本公开内容和所附权利要求。

虽然已经通过对所公开的发明的一个或更多个实施方式的描述来说明了所公开的发明,并且虽然已经相当详细地描述了实施方式,但是它们并不意在限制或以任何方式将所附权利要求的范围限制到这样的细节。本领域的普通技术人员将容易看到额外的优点和修改。因此,本发明的更广泛的方面不限于示出和描述的具体细节、代表性的装置和方法以及说明性示例。因此,在不脱离总体发明构思的范围的情况下,可以从这样的细节进行一定偏离。

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