半导体装置及其制造方法与流程

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本申请享有以美国临时专利申请62/321,963号(申请日：2016年4月13日)为基础申请的优先权。本申请是通过参照该基础申请而包含基础申请的全部内容。

本申请的实施方式涉及一种半导体装置及其制造方法。

背景技术：

为了使三维存储器装置的多个电极层与控制电路连接，而提出了多个电极层的阶梯状接触构造。另外，还提出了如下方法：在三维存储器装置中，在形成包含多个牺牲层的积层体之后，去除牺牲层而形成空隙。包含空隙的积层体是通过在去除牺牲层之前形成于积层体的柱状部而得以支撑。

技术实现要素：

实施方式提供一种能够缩小芯片大小的半导体装置及其制造方法。

根据实施方式，半导体装置具备基底层、设置于所述基底层上的积层体、半导体主体、电荷存储部、绝缘层、与所述绝缘层为不同的绝缘材料的多个柱状部及多个接触部。所述积层体具有隔着绝缘体而积层的多个电极层。所述多个电极层具有形成阶差而呈阶梯状地排列的多个阶面部。所述半导体主体在所述积层体内沿所述积层体的积层方向延伸。所述电荷存储部设置于所述半导体主体与所述电极层之间。所述绝缘层设置于所述多个阶面部之上。所述多个柱状部在所述绝缘层内及所述绝缘层之下的所述积层体内沿所述积层方向延伸。所述多个接触部在所述绝缘层内沿所述积层方向延伸，且连接于所述多个阶面部。所述多个接触部与配置于所连接的阶面部内的柱状部的最短距离相互大致相等。

附图说明

图1是实施方式的半导体装置的示意性俯视框图。

图2是实施方式的半导体装置的示意性俯视图。

图3是实施方式的半导体装置的存储器单元阵列的示意性立体图。

图4是图2中的a-a'剖视图。

图5a是图4的局部放大剖视图，图5b是图5a中的d-d'剖视图。

图6是图2中的b-b'剖视图。

图7是图2中的c-c'剖视图。

图8～图25是表示实施方式的半导体装置的制造方法的示意性剖视图。

图26a是图24中的e-e'剖视图，图26b是去除半导体主体后的图26a相当图。

图27是表示实施方式的半导体装置的制造方法的示意性剖视图。

图28是实施方式的半导体装置的示意性俯视图。

图29是图28中的c-c'剖视图。

图30是实施方式的存储器单元阵列的另一例的示意性剖视图。

图31是实施方式的阶梯部的另一例的示意性剖视图。

图32是实施方式的阶梯部的另一例的示意性剖视图。

图33～图36是表示实施方式的半导体装置的制造方法的示意性剖视图。

图37是实施方式的存储器单元阵列的又一例的示意性立体图。

图38是实施方式的半导体装置的示意性俯视图。

具体实施方式

以下，参照附图，对实施方式进行说明。此外，在各附图中，对相同的要素标注相同的符号。

在实施方式中，作为半导体装置，例如，对具有三维构造的存储器单元阵列的半导体存储装置进行说明。

图1是实施方式的半导体装置的示意性俯视框图。

图2是实施方式的半导体装置的示意性俯视图。

实施方式的半导体装置具有存储器单元阵列1及设置于存储器单元阵列1的外侧的周边区域的阶梯部2。存储器单元阵列1及阶梯部2设置于同一衬底上。

图3是实施方式的存储器单元阵列1的示意性立体图。

图4是图2中的a-a'剖视图。

在图3中，将相对于衬底10的主面平行的方向且相互正交的两个方向设为x方向及y方向，将相对于这些x方向及y方向两者正交的方向设为z方向(积层方向)。其它图中所示的x方向、y方向及z方向分别与图3的x方向、y方向及z方向对应。

存储器单元阵列1具有衬底10、设置于衬底10上的积层体100、多个柱状部cl1、多个分离部60及设置于积层体100的上方的上层配线。在图3中，作为上层配线，例如表示比特线bl及源极线sl。

衬底10及积层体100设置于设置着存储器单元阵列1的单元阵列区域及设置着阶梯部2的阶梯区域。将积层体100中的设置于单元阵列区域的部分设为第1积层部100a，将设置于阶梯区域的部分设为第2积层部100b。

在单元阵列区域中配置着多个柱状部cl1。柱状部cl1形成为在第1积层部100a内沿该第1积层部100a的积层方向(z方向)延伸的大致圆柱状。

如图2所示，多个柱状部cl1例如错位排列。或者，多个柱状部cl1也可沿x方向及y方向而呈正方形格子状排列。

如图2所示，分离部60在单元阵列区域及阶梯区域内沿x方向延伸，将积层体100在y方向上分离成多个区块(或指状部)200。

如图3所示，在第1积层部100a的上方，设置着多条比特线bl。多条比特线bl为沿y方向延伸的例如金属膜。多条比特线bl在x方向上相互分离。

柱状部cl1的下述半导体主体20的上端经由图3所示的接点cb及接点v1而连接于比特线bl。

多个柱状部cl1连接于共通的1条比特线bl。连接于该共通的比特线bl的多个柱状部cl1包含从通过分离部60在y方向上分离出的各个区块200逐个选出的柱状部cl。

如图4所示，第1积层部100a具有积层于衬底10上的多个电极层70。多个电极层70隔着绝缘层72在相对于衬底10的主面垂直的方向(z方向)上积层。电极层70为金属层。电极层70例如为包含钨作为主成分的钨层、或者包含钼作为主成分的钼层。绝缘层72为包含氧化硅作为主成分的氧化硅层。

衬底10例如为硅衬底，在该衬底10的表面侧设置着有源区(activeregion)10a作为半导电性基底层。有源区10a例如为p型硅区域。

在有源区10a的表面设置着绝缘层41。在绝缘层41上设置着最下层的电极层70。在最上层的电极层70上设置着绝缘层42，在该绝缘层42上设置着绝缘层43。绝缘层43覆盖柱状部cl1的上端。

图5a是图4的局部放大剖视图。

图5b是图5a中的d-d'剖视图。

柱状部cl1具有积层膜(存储器膜)30、半导体主体20及绝缘性核心膜50。

半导体主体20在第1积层部100a内沿积层方向(z方向)呈管状连续地延伸。积层膜30设置于电极层70与半导体主体20之间，且将半导体主体20从外周侧包围。核心膜50设置于管状半导体主体20的内侧。半导体主体20的上端经由图3所示的接点cb及接点v1而连接于比特线bl。

积层膜30具有隧道绝缘膜31、电荷存储膜(电荷存储部)32及阻挡绝缘膜33。在半导体主体20与电极层70之间，从半导体主体20侧起依序设置着隧道绝缘膜31、电荷存储膜32及阻挡绝缘膜33。电荷存储膜32设置于隧道绝缘膜31与阻挡绝缘膜33之间。

半导体主体20、积层膜30及电极层70构成存储器单元mc。存储器单元mc具有电极层70隔着积层膜30包围半导体主体20的周围而成的垂直型晶体管构造。

在该垂直型晶体管构造的存储器单元mc中，半导体主体20例如为硅的信道主体，电极层70作为控制栅极而发挥功能。电荷存储膜32作为存储从半导体主体20注入的电荷的数据存储层而发挥功能。

实施方式的半导体存储装置是可电自由地进行数据的删除、写入，即便切断电源也能保存存储内容的非易失性半导体存储装置。

存储器单元mc例如为电荷捕获型存储器单元。电荷存储膜32是在绝缘性膜中具有多个捕获电荷的捕获点的膜，例如包含氮化硅膜。或者，电荷存储膜32也可为周围由绝缘体包围的具有导电性的浮栅。

隧道绝缘膜31在从半导体主体20向电荷存储膜32注入电荷时、或者将存储于电荷存储膜32的电荷释出到半导体主体20时成为势垒。隧道绝缘膜31例如包含氧化硅膜。

阻挡绝缘膜33防止存储于电荷存储膜32的电荷被释出到电极层70。另外，阻挡绝缘膜33防止从电极层70向柱状部cl的电荷的反向隧道效应。

阻挡绝缘膜33具有第1阻挡膜34及第2阻挡膜35。第1阻挡膜34例如为氧化硅膜。第2阻挡膜35为介电常数高于该氧化硅膜的金属氧化膜。作为该金属氧化膜，例如可列举氧化铝膜、氧化锆膜、氧化铪膜。

第1阻挡膜34设置于电荷存储膜32与第2阻挡膜35之间。第2阻挡膜35设置于第1阻挡膜34与电极层70之间。

第2阻挡膜35还设置于电极层70与绝缘层72之间。第2阻挡膜35沿电极层70的上表面、下表面及积层膜30侧的侧面而连续地形成。第2阻挡膜35在第1积层部100a的积层方向上不连续而分离。

或者，也可在电极层70与绝缘层72之间不形成第2阻挡膜35，而使第2阻挡膜35沿第1积层部100a的积层方向连续地形成。或者，阻挡绝缘膜33也可为沿第1积层部100a的积层方向而连续的单层膜。

另外，在第2阻挡膜35与电极层70之间、或绝缘层72与电极层70之间，也可形成金属氮化膜。该金属氮化膜例如为氮化钛膜，可作为障壁金属、密接层、金属层70的晶种金属而发挥功能。

如图3所示，在第1积层部100a的上层部(柱状部cl1的上端部)设置着漏极侧选择晶体管std。在第1积层部100a的下层部(柱状部cl1的下端部)设置着源极侧选择晶体管sts。至少最上层的电极层70作为漏极侧选择晶体管std的控制栅极而发挥功能。至少最下层的电极层70作为源极侧选择晶体管sts的控制栅极而发挥功能。

在这些漏极侧选择晶体管std与源极侧选择晶体管sts之间，设置着多个存储器单元mc。多个存储器单元mc、漏极侧选择晶体管std、及源极侧选择晶体管sts通过柱状部cl1的半导体主体20而串联连接，而构成一个存储器串。该存储器串在相对于xy面平行的面方向上例如错位配置，多个存储器单元mc在x方向、y方向及z方向上三维地设置。

接着，对分离部60进行说明。

如图2及图4所示，分离部60具有配线部li及绝缘膜63。此外，在图3中省略绝缘膜63的图示。

配线部li是在x方向及z方向上扩展且包含例如金属的膜。在该配线部li的侧面设置着绝缘膜63。如图4所示，绝缘膜63设置于第1积层部100a与配线部li之间。

如图4所示，柱状部cl1的半导体主体20的下端与衬底10的有源区10a相接。

在有源区10a的表面形成着多个半导体区域81。配线部li的下端与半导体区域81相接。与多个配线部li对应而设置着多个半导体区域81。多个半导体区域81包含n型半导体区域81及p型半导体区域81。

多个配线部li包含与n型半导体区域81连接的配线部li及与p型半导体区域81连接的配线部li。

与n型半导体区域81连接的配线部li的上端经由图3所示的接点cs而连接于源极线sl。

通过对最下层的电极层70赋予的电位控制，可在n型半导体区域81与半导体主体20的下端之间的p型有源区10a的表面诱发n信道(反转层)，而在n型半导体区域81与半导体主体20的下端之间流通电流。最下层的电极层70作为用来在有源区10a的表面诱发信道的控制栅极而发挥功能，绝缘层41作为栅极绝缘膜而发挥功能。

在进行读出动作时，从配线部li经由n型半导体区域81及n信道而将电子供给到半导体主体20。

与p型半导体区域81连接的配线部li的上端与未图示的上层配线连接。p型半导体区域81是在进行删除动作时，经由有源区10a而将电洞供给到半导体主体20。

接着，对设置着阶梯部2的阶梯区域的构造进行说明。

图6是图2中的b-b'剖视图。

图7是图2中的c-c'剖视图。

积层体100及分离部60从单元阵列区域沿x方向延伸到阶梯区域。分离部60将阶梯区域的第2积层部100b在y方向上分离成多个区块200。

如图6所示，第2积层部100b的多个电极层70具有沿x方向形成阶差而呈阶梯状地排列的多个阶面部70a。通过多个阶面部70a形成阶梯部2。在阶面部70a的上方，上层的所有电极层70及绝缘层72被去除而未残留，关于各个电极层70，在电极层70的阶面部70a的上方未重叠上一层电极层70。

第2积层部100b的多个绝缘层72的一部分也被加工成阶梯状，多个绝缘层72具有沿x方向形成阶差而呈阶梯状地排列的多个阶面部72a。电极层70的阶面部70a积层于绝缘层72的阶面部72a之上。

在阶梯部2之上设置着绝缘层45。绝缘层45填埋阶梯部2的阶差，而将第2积层部100b与第1积层部100a之间的阶差消除或缓和。绝缘层45是包含氧化硅作为主成分的氧化硅层。

在绝缘层45上设置着绝缘层43。绝缘层43与绝缘层45相同，例如为氧化硅层。

在绝缘层45内及绝缘层45之下的第2积层部100b内，设置着沿积层体100的积层方向(z方向)延伸的多个柱状部cl3。在第2积层部100b的电极层70的阶面部70a的上方，因上层的电极层70及绝缘层72全部被去除，所以柱状部cl3的侧面中的在绝缘层45内延伸的柱状部cl3局部的侧面不与上层的电极层70相接而与电极层70隔离。

如图2所示，在一个阶面部70a配置着至少一个柱状部cl3。在图2所示的例中，在一个阶面部70a配置着例如四个柱状部cl3。

柱状部cl3为大致圆柱状的绝缘体。柱状部cl3包含作为主成分的例如氮化硅作为与绝缘层45不同的绝缘材料。柱状部cl3为大致氮化硅单独成分的柱。

如图6所示，柱状部cl3贯通绝缘层43、绝缘层45及绝缘层45之下的第2积层部100b而到达至衬底10的有源区10a。柱状部cl3贯通阶面部70a。多个柱状部cl3的z方向上的长度大致相等。

如图2及图7所示，在阶面部70a上设置着接触部91。在一个阶面部70a配置着至少一个接触部91。与多个阶面部70a对应地在阶梯部2上设置着多个接触部91。

接触部91为大致圆柱状的导电体。接触部91为金属体，包含例如钨或钼作为主成分。

接触部91在绝缘层45内沿积层体100的积层方向延伸，且连接于阶面部70a。接触部91的周围被绝缘层45包围。

接触部91与未图示的上层配线连接。该上层配线与例如形成于衬底10表面的控制电路电连接。通过接触部91及阶面部70a，来控制存储器单元阵列1的各层电极层70的电位。

在图2所示的例中，在一个阶面部70a，在一个接触部91的周围配置着四个柱状部cl3。

接触部91的直径大于阶梯区域的柱状部cl3的直径及存储器单元阵列1的柱状部cl1的直径。存储器单元阵列1的多个柱状部cl1与阶梯区域的多个柱状部cl3相比更紧密地配置。

在形成于绝缘层43上的未图示的抗蚀剂膜，通过光刻法而形成孔图案，该孔图案从抗蚀剂膜直接、或隔着掩模层而被转印到绝缘层43及绝缘层45，而形成下述图27所示的接触孔ch。在该接触孔ch内形成接触部91。根据对抗蚀剂膜的光刻法精度，可能存在接触孔ch偏移到与柱状部cl3重叠的位置的情况。

根据实施方式，柱状部cl3为与绝缘层45不同的材料的绝缘体，因此，在形成接触孔ch时，可使柱状部cl3的蚀刻速率相对于绝缘层45的蚀刻速率而足够低。

因此，即便形成接触孔ch的位置与柱状部cl3重叠，也可抑制在进行形成接触孔ch的蚀刻时，重叠于接触孔ch的柱状部cl3的一部分在纵向上被蚀刻。即，可抑制在柱状部cl3的外周侧部分，形成沿纵向延伸且使多个电极层70露出的孔或间隙。此情况防止形成使多个电极层70间短路的导电材。

如此，根据实施方式，可容许接触孔ch与柱状部cl3的位置重叠、即接触部91与柱状部cl3接触。这使得能缩小接触部91与柱状部cl3之间的距离，且可使供配置接触部91及柱状部cl3的一个阶面部70a的面积变小。从而使芯片大小缩小。

多个柱状部cl3及多个接触部91中的配置于同一阶面部70a内的柱状部cl3与接触部91的最短距离在多个阶面部70a间大致相等。一个阶面部70a内的接触部91与柱状部cl3的最短距离与另一阶面部70a内的接触部91与柱状部cl3的最短距离大致相等。在多个阶面部70a间，接触部91与柱状部cl3之间的距离(最短距离)大致均匀，无偏差。

在进行光刻法时，在多个孔图案发生位置偏移的情况下，有多个孔图案在相同的方向上偏移相同程度的倾向。在图38中，表示接触部91(孔图案)比图2所示的例更向x方向的右侧偏移的例。由于多个孔图案在相同方向上偏移相同程度，所以即便在孔图案发生位置偏移的情况下，配置于同一阶面部70a内的柱状部cl3与接触部91的最短距离在多个阶面部70a间仍大致相等。

如此，根据实施方式，在多个阶面部70a之间，接触部91与柱状部cl3之间的距离无偏差而一致，因此，可缩小阶面部70a的尺寸的范围。这也使得能缩小阶面部70a的面积，而使芯片大小缩小。

接着，对实施方式的半导体装置的制造方法进行说明。

首先，参照图8～图18来说明针对单元阵列区域的第1积层部100a的制造过程。

如图8所示，在衬底10的有源区10a上形成绝缘层41。在该绝缘层41上，交替地积层作为第1层的牺牲层71及作为第2层的绝缘层72。重复进行交替地积层牺牲层71与绝缘层72的步骤，而在衬底10上形成多个牺牲层71及多个绝缘层72。在最上层的牺牲层71上形成绝缘层42。例如，牺牲层71为氮化硅层，绝缘层72为氧化硅层。

在包含多个牺牲层71及多个绝缘层72的单元阵列区域的第1积层部100a，如图9所示那样形成多个存储器孔mh。存储器孔mh是通过使用未图示的掩模层的反应式离子蚀刻(rie，reactiveionetching)法而形成。存储器孔mh贯通绝缘层42、多个牺牲层71、多个绝缘层72及绝缘层41而到达至有源区10a。

在存储器孔mh内，如图10所示那样形成积层膜30a。积层膜30a是沿存储器孔mh的侧面及底部而共形地形成。积层膜30a例如包含图5a及图5b所示的积层膜30中的隧道绝缘膜31、电荷存储膜32及第1阻挡膜34。在存储器孔mh内，依序形成第1阻挡膜34、电荷存储膜32及隧道绝缘膜31。

在积层膜30a的内侧，如图11所示那样形成覆盖硅20a。覆盖硅20a是沿存储器孔mh的侧面及底部而共形地形成。

然后，如图12所示那样，在绝缘层42上形成掩模层55，并通过rie法，将沉积于存储器孔mh底部的覆盖硅20a及积层膜30a去除。在进行该rie时，形成于存储器孔mh的侧面的积层膜30a被覆盖硅20a覆盖而得以保护，不会受到rie的损伤。

在去除掩模层55之后，如图13所示那样，在存储器孔mh内形成硅主体20b。硅主体20b形成于覆盖硅20a的侧面及存储器孔mh的底部的有源区10a上。硅主体20b的下端与有源区10a相接。

关于覆盖硅20a及硅主体20b，例如在形成为非晶硅膜之后，通过热处理而结晶化成多晶硅膜。

在硅主体20b的内侧，如图14所示那样形成核心膜50。包含积层膜30a、半导体主体20及核心膜50的多个柱状部cl1形成于第1积层部100a内。

图14所示的沉积于绝缘层42上的膜可通过化学机械抛光(cmp，chemicalmechanicalpolishing)或回蚀而去除。

然后，如图15所示那样，在绝缘层42上形成绝缘层43。绝缘层43覆盖柱状部cl1的上端。

然后，通过使用未图示的掩模层的rie法，在第1积层部100a形成多个狭缝st。狭缝st贯通绝缘层43、绝缘层42、多个牺牲层71、多个绝缘层72及绝缘层41而到达至有源区10a。狭缝st如图2所示那样沿x方向延伸，并且还形成于第2积层部100b及该第2积层部100b之上的绝缘层45。

于在狭缝st的底部露出的有源区10a，通过离子注入法而注入杂质，而在狭缝st的底部的有源区10a的正面，形成n型或p型半导体区域81。

接着，利用通过狭缝st而供给的蚀刻液或蚀刻气体，将牺牲层71去除。例如，使用包含磷酸的蚀刻液，将作为氮化硅层的牺牲层71去除。

将牺牲层71去除，而如图16所示那样在上下相邻的绝缘层72之间形成空隙44。空隙44还形成于绝缘层41与最下层的绝缘层72之间、及最上层的绝缘层72与绝缘层42之间。

第1积层部100a的多个绝缘层72以包围多个第1柱状部cl1的侧面的方式，与这些第1柱状部cl1的侧面相接。多个绝缘层72是通过这种与多个柱状部cl1的物理性结合而得以支撑，可保持绝缘层72间的空隙44。

在空隙44中，隔着图5a所示的第2阻挡膜35，而形成图17所示的电极层70。通过例如化学气相沉积(cvd，chemicalvaporedposition)法，而形成第2阻挡膜35及电极层70。通过狭缝st而将源气体供给到空隙44。将形成于狭缝st的侧面的电极层70去除。

然后，在狭缝st的侧面及底部，如图18所示那样形成绝缘膜63。在通过rie法将形成于狭缝st的底部的绝缘膜63去除之后，在狭缝st内的绝缘膜63的内侧，如图4所示那样嵌入配线部li。配线部li的下端部隔着半导体区域81而与衬底10的有源区10a相接。

接着，参照图19～图27来说明针对形成阶梯部2的第2积层部100b的制造过程。

图19～图25是与图2中的b-b'截面对应的剖视图。

在形成所述存储器孔mh之前，在第2积层部100b的一部分如图19所示那样形成阶梯部2。例如，重复进行将未图示的抗蚀剂膜用作掩模的rie、及缩小抗蚀剂膜的平面尺寸的操作，而将多个牺牲层71及多个绝缘层72沿x方向加工成阶梯状。在阶梯部2的最上表面，露出多个牺牲层71的多个阶面部71a。多个阶面部71a在x方向上具有阶差而排列。在该阶面部71a之下，积层着绝缘层72的阶面部72a。

在阶梯部2之上，如图20所示那样形成绝缘层45。绝缘层45填埋阶梯部2的阶差，且绝缘层45的上表面被平坦化。绝缘层45是包含氧化硅作为主成分的氧化硅层。

接着，如图21所示那样，在绝缘层45及该绝缘层45之下的第2积层部100b形成多个孔h。孔h是在形成图9所示的存储器孔mh时同时形成。即，通过rie法同时形成多个存储器孔mh及多个孔h。孔h在绝缘层45内及第2积层部100b内沿z方向延伸，并到达至衬底10的有源区10a。

在孔h内也形成与存储器孔mh内的柱状部cl1为相同膜的图22所示的柱状部cl2。即，于在存储器孔mh内分别形成积层膜30a、半导体主体20及核心膜50时，同时也在孔h内形成积层膜30a、半导体主体20及核心膜50。

在绝缘层45上如图22所示那样形成绝缘层43，绝缘层43覆盖柱状部cl2的上端。

然后，在包含单元阵列区域的第1积层部100a、以及阶梯区域的绝缘层43、45及第2积层部100b的积层体中，如图2所示那样形成沿x方向延伸的狭缝st。

然后，使用通过狭缝st而供给的包含例如磷酸的蚀刻液，将第1积层部100a及第2积层部100b的牺牲层71去除。牺牲层71被去除，而在第2积层部100b也形成图23所示的空隙44。

柱状部cl1及柱状部cl2的积层膜30a的最外侧的膜为第1阻挡膜34。该第1阻挡膜34是与牺牲层71的氮化硅层为不同材料的氧化硅膜，对于在去除牺牲层71时的蚀刻条件具有耐受性。因此，在去除牺牲层71时，柱状部cl1及柱状部cl2未被蚀刻而残留。

第2积层部100b的多个绝缘层72以包围多个柱状部cl2的侧面的方式与这些柱状部cl2的侧面相接。多个绝缘层72是通过这种与多个柱状部cl2的物理性结合而得以支撑，可保持绝缘层72间的空隙44。

并且，于在第1积层部100a的空隙44形成电极层70时，同时在第2积层部100b的空隙44也如图24所示那样形成电极层70。

另外，与第1积层部100a同样地，在第2积层部100b的电极层70与绝缘层72之间、及电极层70与柱状部cl2之间，介存有图5a所示的第2阻挡膜35。

然后，在狭缝st内隔着绝缘膜63而形成配线部li。

然后，将柱状部cl2去除。首先，在绝缘层43选择性地形成开口，使柱状部cl2的上端露出。然后，从露出的上端对柱状部cl2进行蚀刻，而将柱状部cl2去除。柱状部cl2被去除，如图25所示那样出现形成于绝缘层45内及第2积层部100b内的孔h。

在去除柱状部cl2时，单元阵列区域例如被抗蚀剂膜覆盖。

图26a是去除柱状部cl2之前的图24中的e-e'剖视图。

在柱状部cl2的核心膜50、半导体主体20、隧道绝缘膜31、电荷存储膜32及第1阻挡膜34中，例如最先将半导体主体20去除。

半导体主体20与绝缘层45为不同的材料，可对半导体主体20以相对于绝缘层45更高的速率进行蚀刻。

半导体主体20被去除，如图26b所示那样在核心膜50与隧道绝缘膜31之间形成筒状的空腔85。在半导体主体20被去除之后，核心膜50倒塌也无妨。

在去除半导体主体20之后，可使用包含例如氢氟酸的蚀刻液将作为氧化硅膜的核心膜50及隧道绝缘膜31一起去除。这时，蚀刻进展到作为氧化硅层的绝缘层43的上表面。进而，存在如下情况：绝缘层43消失，作为氧化硅层的绝缘层45的上表面露出，蚀刻进展到该绝缘层45的上表面。

但是，对于核心膜50及隧道绝缘膜31，从露出于空腔85的侧面侧仍进行蚀刻。能实质性地选择去除与绝缘层45相比膜厚非常薄的核心膜50及隧道绝缘膜31。即，可在残留着覆盖阶梯部2的绝缘层45的状态下，将核心膜50及隧道绝缘膜31去除。

在将核心膜50及隧道绝缘膜31去除之后，例如使用包含磷酸的蚀刻液将作为氮化硅膜的电荷存储膜32去除。

电荷存储膜32被去除，而在第1阻挡膜34的内侧形成空腔。然后，使用包含例如氢氟酸的蚀刻液将作为氧化硅膜的第1阻挡膜34去除。这时也是，对于第1区块膜34，从在该第1阻挡膜34的内侧的空腔露出的侧面侧仍进行蚀刻，而能在残留着覆盖阶梯部2的绝缘层45的状态下，实质性地选择去除第1阻挡膜34。

在柱状部cl2被去除而出现的孔h内，嵌入与绝缘层45为不同材料的例如氮化硅膜，而形成图6所示的柱状部cl3。

然后，如与图2中的c-c'截面对应的图27所示那样，在绝缘层45内形成接触孔ch。接触孔ch贯通绝缘层43及绝缘层45而到达至电极层70的阶面部70a。通过例如rie法对作为氧化硅层的绝缘层43及绝缘层45一起进行蚀刻，而形成接触孔ch。

在接触孔ch内，嵌入包含金属的导电材，而形成图7所示的接触部91。

即便形成接触孔ch的位置与柱状部cl3重叠，因柱状部cl3由与绝缘层45不同的材料形成，而仍可抑制与接触孔ch重叠的柱状部cl3的一部分在纵向上被蚀刻。

即，可抑制在柱状部cl3的外周侧部分，形成沿纵向延伸且使第2积层部100b的多个电极层70露出的孔或间隙。此情况防止形成使多个电极层70间短路的导电材。进而，也可防止接触部91、与并非该接触部91的连接对象的电极层70的短路。

图28是与图2对应的示意性俯视图，表示接触部91与柱状部cl3的布局的另一例。

图29是图28中的c-c'剖视图。

接触部91的侧面与配置于该接触部91的周围的柱状部cl3的侧面相接。与图2及图7所示的例相比，接触部91的直径扩大到与柱状部cl3相接的区域为止。这种接触部91的大直径化使接触部91低电阻化，可谋求电极层70的电位控制的高速化。

柱状部cl3为绝缘体，因此，接触部91不会通过柱状部cl3而与并非连接对象的电极层70发生短路。

或者，在图2所示的例中，通过使接触部91的周围的柱状部cl3接近到与接触部91相接的位置，可减小配置接触部91及柱状部cl3的一个阶面部70a的面积。

图30是与图4对应的示意性剖视图，表示第1积层部100a的另一例。

图31是与图6对应的示意性剖视图，表示第2积层部100b的另一例。

图32是与图7对应的示意性剖视图，表示第2积层部100b的另一例。

根据图30～图32的构造，设置着空隙40作为电极层70间的绝缘体。

单元阵列区域的多个电极层70是通过与多个柱状部cl1的物理性结合而得以支撑，可保持空隙40。阶梯区域的多个电极层70是通过与多个柱状部cl3的物理性结合而得以支撑，可保持空隙40。

于在积层方向上相邻的存储器单元mc的控制栅极即电极层70之间形成着空隙40。介电常数低于氧化硅膜等绝缘膜的空隙40使上下电极层70间的配线电容降低，而能实现存储器单元mc的高速动作。进而，可抑制因上下电极层70间的电容耦合所致的阈值变动等相邻单元间干扰。

接着，参照图33～图36，对图30～图32的构造的形成方法进行说明。

图33及图34是与图30对应的示意性剖视图。

图35及图36是与图31对应的示意性剖视图。

如图33所示那样，在衬底10上，形成包含作为多个第1层的多个电极层70、及作为多个第2层的多个牺牲层73的积层体100。电极层70例如为钨层。牺牲层73是与电极层70为不同材料的金属层，例如为钼层。

然后，如图35所示那样，将阶梯区域的第2积层部100b加工成阶梯状，而在电极层70形成阶面部70a。在该阶面部70a上形成绝缘层45。

然后，在单元阵列区域的第1积层部100a形成存储器孔，在阶梯区域的绝缘层45及第2积层部100b形成孔。存储器孔与孔通过例如rie法而同时形成。

然后，在存储器孔内形成图33所示的柱状部cl1，在孔内形成图35所示的柱状部cl2。柱状部cl1与柱状部cl2同时形成。

然后，在利用例如抗蚀剂膜覆盖单元阵列区域的状态下，将阶梯区域的柱状部cl2去除，并替换成图36所示的柱状部cl3。柱状部cl3是与绝缘层45不同的例如氮化硅的柱。

或者，也可在阶梯区域的孔内不形成柱状部cl2，而形成柱状部cl3。例如，在利用抗蚀剂膜覆盖包含存储器孔的单元阵列区域的状态下，在阶梯区域的孔内形成柱状部cl3。然后，将单元阵列区域的抗蚀剂膜去除，而在存储器孔内形成柱状部cl1。

在形成柱状部cl1及柱状部cl3之后，在单元阵列区域的绝缘层42上如图34所示那样形成绝缘层43。绝缘层43如图31所示那样也形成于阶梯区域的绝缘层45上，覆盖柱状部cl3的上端。

然后，在单元阵列区域及阶梯区域形成狭缝st。然后，利用通过该狭缝st的蚀刻而将牺牲层73去除。如图34及图31所示那样，在多个电极层70间形成空隙40。

然后，如图30所示那样，在狭缝st内隔着绝缘膜63而形成配线部li。另外，在阶面部70a上的绝缘层45形成接触孔，并在该接触孔内，形成图32所示的接触部91。接触部91的侧面也可与柱状部cl3的侧面相接。

图37是实施方式的半导体装置的存储器单元阵列的另一例的示意性立体图。

在衬底10与第1积层部100a之间，设置着第1基底层11及第2基底层12。第1基底层11设置于衬底10与第2基底层12之间，第2基底层12设置于第1基底层11与第1积层部100a之间。

第2基底层12为半导体层或导电层。或者，第2基底层12也可包含半导体层与导电层的积层膜。第1基底层11包含形成控制电路的晶体管及配线。

柱状部cl1的半导体主体20的下端与第2基底层12相接，第2基底层12与控制电路连接。因此，柱状部cl1的半导体主体20的下端经由第2基底层12而与控制电路电连接。即，第2基底层12可用作源极层。

第1积层部100a通过分离部160而在y方向上被分离成多个区块200。分离部160为绝缘膜，不包含配线。

对本申请的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，可在不脱离发明的主旨的范围内，进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。