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本申请要求于2016年9月27日提交的第16/59090号法国专利申请的优先权，其内容在法律允许的最大程度上通过整体引用合并于此。
本公开涉及一种包括mos晶体管的集成电路并且涉及一种制造这种集成电路的方法。在此更具体地考虑mos晶体管是fdsoi(“绝缘体上完全耗尽型半导体”)类型的情况。这种晶体管形成在位于绝缘体上的半导体层中，并且具有小于20nm或甚至小于10nm的厚度。
背景技术：
在集成电路中，术语“逻辑mos晶体管”用于表示用来实现逻辑功能的晶体管，并且术语“模拟mos晶体管”用于表示用来实现模拟功能的晶体管。
逻辑晶体管旨在处理数字信号，或者具有与两个二进制值‘1’和‘0’相对应的高电平和低电平的逻辑信号。这种逻辑晶体管被形成，以便快速切换并消耗少量电力。逻辑n沟道mos晶体管nmosl的阈值电压以及逻辑p沟道mos晶体管pmosl的阈值电压通常通过为nmosl晶体管提供不同于pmosl晶体管的栅叠层来进行优化。这意味着使用许多层掩模、沉积和蚀刻步骤来形成这些不同的栅叠层。
模拟晶体管旨在处理(例如放大)模拟信号。期望模拟信号不被模拟晶体管造成变形，并且因此期望模拟晶体管的阈值电压尽可能地低。由于n沟道mos晶体管的性能优于p沟道mos晶体管的性能，所以在大多数情况下仅利用模拟n沟道mos晶体管nmosa来实现集成电路的模拟功能。还可以采用与逻辑晶体管nmosl相同的方式形成这种模拟晶体管nmosa，这造成了各种问题，尤其使nmosa晶体管的阈值电压降低至尽可能低的值。
技术实现要素：
实施例提供了至少部分地克服了现有集成电路的一些缺点的一种包括mos晶体管的集成电路及其制造方法。
实施例提供了一种包括fdsoi型mos晶体管的集成电路，所述fdsoi型mos晶体管包括形成在位于绝缘层上的半导体层的内部和顶部上的至少一个第一类型的逻辑mos晶体管、至少一个第二类型的逻辑mos晶体管以及至少一个第一类型的模拟mos晶体管，其中，这些逻辑晶体管的栅叠层依次包括栅极绝缘体层、第一氮化钛层、镧层和第二氮化钛层；并且该模拟晶体管的栅叠层包括除了该第一氮化钛层以外与这些逻辑晶体管的栅叠层相同的层。
根据实施例，该栅极绝缘体层包括由介电常数大于15的绝缘材料制成的高介电常数层。
根据实施例，所述绝缘材料选自包括氧化铪、氮氧化铪和氧化锆的组。
根据实施例，所述半导体层的厚度在从5nm至20nm、优选地从6nm至13nm的范围内。
根据实施例，所述晶体管的栅极长度小于30nm。
根据实施例，所述镧层的厚度在从0.2nm至1nm、优选地从0.35nm至0.45nm的范围内。
根据实施例，所述第一氮化钛层的厚度在从1nm至5nm、优选地从2nm至3nm的范围内。
另一个实施例提供了一种制造集成电路的方法，该集成电路包括具有完全相同栅叠层的第一类型和第二类型逻辑mos晶体管、以及至少一个该第一类型的模拟mos晶体管，为了形成这些晶体管的栅叠层，所述方法包括以下连续步骤：a)提供位于绝缘层上的半导体层；b)形成栅极绝缘体层；c)形成第一氮化钛层；d)通过蚀刻将该第一氮化钛层从该模拟mos晶体管的位置处移除；e)形成镧层；以及f)形成第二氮化钛层。
根据实施例，步骤b)包括在该半导体层上形成绝缘界面层，接着形成由介电常数大于15的材料制成的高介电常数层。
根据实施例，该界面层的厚度小于2nm；该高介电常数层的厚度小于2nm；该第一氮化钛层的厚度在从1nm至5nm、优选地从2nm至3nm的范围内；该镧层的厚度在从0.2nm至1nm、优选地从0.35nm至0.45nm的范围内；并且该第二氮化钛层的厚度在从1nm至5nm、优选地从3.5nm至4.5nm的范围内。
前述和其他特征和优势将结合附图在特定实施例的以下非限制性描述中详细讨论。
附图说明
图1展示了包括mos晶体管的集成电路的实施例；并且
图2a至2d展示了制造图1中类型的集成电路的方法的实施例的连续步骤。
具体实施方式
相同部件在各个附图中以相同的参考标号标示，并且各个附图并不按比例绘制。为清楚起见，仅示出并详述对于理解所描述的实施例有用的那些步骤和元件。
在以下描述中，术语“后”、“左”、“右”、“上”、“下”等是指相应附图中所考虑的元件的方向。除非另作说明，表述“……的数量级”意味着在10％以内，优选地在5％以内。
图1是简化的横截面图，示意性地展示了包括fdsoi型mos晶体管的集成电路的实施例。这种集成电路包括至少一个逻辑n沟道mos晶体管nmosl、至少一个逻辑p沟道os晶体管pmosl以及至少一个模拟n沟道晶体管nmosa。在图1中的右边、中间以及左边分别示出了nmosl晶体管、pmosl晶体管和nmosa晶体管中的每一种的单个晶体管。
nmosl晶体管、pmosl晶体管和nmosa晶体管形成在位于绝缘体3上的半导体层1的内部和顶部上，绝缘体自身位于衬底5上。延伸穿过半导体层1的整个厚度的绝缘墙7界定每个nmosl晶体管、pmosl晶体管、nmosa晶体管，并且将它们与形成在半导体层1中的其他部件电绝缘开。
逻辑晶体管nmosl和pmosl具有完全相同的栅叠层9。每个栅叠层9包括在半导体层1上的栅极绝缘体，该栅极绝缘体包括涂覆有由高介电常数材料制成的绝缘层13的绝缘界面层11。栅极绝缘体11和13涂覆有导电栅极电极，该导电栅极电极依次包括来自层13的氮化钛层15、镧层17、氮化钛层19以及例如由掺杂的多晶硅制成的上层21。层11、13、15、17、19和21位于彼此之上并且两两接触。
模拟晶体管nmosa具有栅叠层23，该栅叠层包括除下部氮化钛层15以外与逻辑晶体管的栅叠层9相同的层。因此，在模拟晶体管nmosa中，镧层17直接位于绝缘层13上，不像其中镧层17通过氮化钛层15与绝缘层13分离的逻辑晶体管nmosl和pmosl。
在这个实施例中，每个栅叠层9、23以间隔物25为边界并且位于半导体层1的未掺杂部分27上。部分27在相应的源极与漏极区域29之间延伸，所述源级和漏级区域形成在半导体层1中并且在nmosa晶体管和nmosl晶体管中进行n型掺杂或者在pmosl晶体管中进行p型掺杂。更具体地，每个区域29包括布置在相应间隔物25下方的部分29a以及比部分29a更重掺杂并且安排为超出栅叠层和间隔物的部分29b。部分29a目前称作漏极延伸部或ldd(轻掺杂漏极)。
根据优点，镧层17直接存在于模拟晶体管nmosa的栅极绝缘体11和13上有助于将这些晶体管的阈值电压降低至非常低的值，例如，小于100mv。
根据另一个优点，虽然pmosl和nmosl晶体管的栅叠层是完全相同的，但在此所选择的用于形成栅叠层9的那些层为nmosl晶体管并且为pmosl晶体管提供了优化的阈值电压，例如，小于500mv的阈值电压。这一优点尤其是由于插在镧层17与绝缘层13之间的下部氮化钛层15的存在，层15的厚度通过仿真软件(比如，商品名为
根据另一个优点，pmosl晶体的栅叠层9不包括通常用于优化pmosl晶体管的阈值电压的铝层。当与包括这种铝层的栅叠层的情况相比时，这使得制造这种栅叠层的必要步骤的数量减小。
另外，nmosl晶体管、pmosl晶体管和nmosa晶体管的阈值电压可以彼此独立地被优化，例如，从而使得nmosl晶体管的阈值电压等于pmosl晶体管的阈值电压。为了实现这个目标，可以对给定晶体管类型(即，nmosl或pmosl或nmosa)的源极/漏极区域29的部分29a和/或29b的尺寸和/或掺杂水平进行调整。还可以设置将偏置电压应用在安装在绝缘层3下方、与晶体管的栅叠层相对的后栅极电极(未示出)上。在最后这种情况中，优点来自于这些晶体管形成在soi(绝缘体上半导体)类型的半导体层的内部和顶部上。
作为材料的示例，半导体层1可以是硅、锗或硅锗层。绝缘层3可以由氧化硅制成。衬底5可以由硅制成。绝缘界面层11可以是氧化硅层或氮氧化硅层。绝缘层13是电容率大于15的所谓的“高k”材料，例如，氧化铪、氮氧化铪或氧化锆。
作为尺寸的示例，在漏极区域与源极区域29之间的晶体管栅极长度小于30nm(例如等于28nm)的情况下，各个层可以具有以下尺寸：
——对于半导体层1，厚度小于20nm，优选地在从6nm至13nm范围内，例如6nm，
——对于界面层11，厚度小于2nm，例如，1.5nm，
——对于高介电常数层13，厚度小于2nm，例如，1.8nm，
——对于下部氮化钛层15，厚度在从1nm至5nm、优选地从2nm至3nm范围内，例如2.5nm，
——对于镧层17，厚度在从0.2nm至1nm、优选地从0.35nm至0.45nm范围内，例如0.4nm，以及
——对于上部氮化钛层19，厚度在从1nm至5nm、优选地从3.5nm至4.5nm范围内，例如4nm。
考虑图1中类型的集成电路，其中，晶体管的各个层的尺寸和材料是上文作为实例所指出的那些。对于在1v数量级上的电源电压，测试已经表明：处于线性状态的模拟晶体管nmosa的阈值电压则仅在55mv的数量级上。另外，这些测试已经表明：处于饱和状态的逻辑晶体管pmosl和nmosl的阈值电压分别在-200mv和300mv的数量级上。因此，逻辑晶体管nmosl的阈值电压有利地等于(以绝对值并且在150mv以内)晶体管pmosl的阈值电压。另外，阈值电压有利地比集成电路的电源电压至少小两倍。
为了制造包括如关于图1所描述的nmosl晶体管、pmosl晶体管合nmosa晶体管的集成电路，惯用方法将包括以下连续步骤：使在这些晶体管的栅极绝缘体11、13上的镧层17均匀沉积；以及然后通过蚀刻移除仅在逻辑晶体管nmosl和pmosl位置处的镧层17。然而，镧蚀刻方法似乎特别有侵蚀性，并且对在逻辑晶体管pmosl和nmosl的位置处的镧层17的蚀刻将对这些晶体管的栅极绝缘体11和13造成至少部分蚀刻。因此后者将具有降级的栅极特性。
图2a至2d是横截面图，展示了避免上文简述的惯用方法的缺点的制造方法的连续步骤中的结构。在这些附图中，已经示出单个nmosa晶体管、单个pmosl晶体管和单个nmosl晶体管。
在图2a的步骤处，绝缘界面层11、高介电常数绝缘层13和下部氮化钛层15已经依次形成在nmosa、pmosl和nmosl的位置处，例如，在此所示的半导体层1的整个表面上。
应当注意的是，以上第一步骤是在栅极绝缘体11、13上沉积氮化钛层15而非镧层的步骤。有利地，选择性氮化钛蚀刻方法是可用的。因此避免了(如将在下文所看到的)蚀刻直接位于栅极绝缘体11、13上在形成逻辑晶体管pmosl和nmosl的栅叠层9的区域的水平处的镧。
在图2b的步骤处，已经通过蚀刻将下部氮化钛层15从模拟晶体管nmosa的位置上移除并且留在逻辑晶体管pmosl和nmosl的位置处。在执行对层21的上表面的平坦化抛光化之前，已经连续地形成了镧层17、上部氮化钛层19和掺杂多晶硅层21。
在图2c的步骤处，已经通过一直蚀刻到半导体层1、层11、13、15、17、19和21以将这些层的与栅叠层相对应的部分保留在位来蚀刻形成nmosa晶体管、pmosl晶体管和nmosl晶体管的栅叠层9和23。那时，已经通过在栅叠层9和23的任一侧上注入掺杂剂原子来形成源极与漏极区域29以及更具体地ldd部分29a。
有利地，在蚀刻镧层17以界定层11、13、15、17、19和21中的栅叠层9和23期间，即使支撑镧17的层11、13和15被部分蚀刻，这也不会造成问题，因为无论如何层11、13和15都应当被移除。优选地，一旦已经通过蚀刻而移除镧层17，就通过在栅极绝缘体11和13之上进行选择性蚀刻来移除氮化钛层15，在这之后，通过在半导体层1之上进行选择性蚀刻来移除栅极绝缘体11和13，这有利地在形成栅叠层9和23期间不使层1的上表面改变。
在图2d的步骤处，已经在栅叠层9和23的两侧上形成了间隔物25，在这之后，已经实施新的掺杂剂原子注入步骤来形成源极区域与漏极区域29的重掺杂部分29b之后，部分29a仍然在间隔物25下方。
在上述方法中，除了特定于nmosa晶体管的蚀刻下部氮化钛层15的步骤以外，nmosa晶体管、nmosl晶体管和pmosl晶体管的栅叠层9、23在相同的步骤期间形成。因此，相比于现有的制造包括逻辑n沟道和p沟道mos晶体管的集成电路的方法并且对于模拟n沟道mos晶体管而言，这种方法实现起来更简单、更快速并且更便宜。
已经描述了具体实施例。本领域技术人员将容易想到各种替换、修改和改进。具体地，可以通过一个或多个导电层(例如，除了掺杂多晶硅之外的导电材料的层)来形成导电层21。在导电层21部分地或全部地由掺杂多晶硅制成的情况下，可以将n沟道晶体管中的多晶硅的导电型设置为不同于p沟道晶体管中的多晶硅。
半导体层的部分27可能比区域29a进行更轻地n型或p性掺杂。例如，可以在图2a的步骤处设置，半导体层进行轻地n型或p性掺杂。
界定栅叠层9的间隔物可以不同于界定栅叠层23的那些间隔物，特别是关于它们的尺寸、它们的数量以及形成它们的材料。可以在栅叠层9和23的任一侧上提供多个间隔物，并且这些间隔物的数量对于模拟晶体管和逻辑晶体管而言可以是不同的。
尽管没有对此进行描述，但在图2a至2d中所展示的制造方法中，在图2d的步骤之后，目前提供了硅化和/或形成互连结构的步骤以便连接栅叠层9和23以及晶体管的源极/漏极区域29。还可以实现对源极/漏极区域29进行外延的步骤。
这样的替换、修改和改进旨在是本公开的一部分，并且旨在在本发明的精神和范围内。因而，前面的描述仅通过示例并非旨在限制。本发明仅如在以下权利要求及其等效物中所限定的那样进行限制。