一种高压VDMOS结构及其制备方法与流程

本发明属于功率半导体器件技术领域，特别是涉及一种带有深宽沟槽和埋层场板的高压功率VDMOS器件及其制备方法。

背景技术：

功率VDMOS器件(如图1所示)是一种电子开关，其开关状态受控于栅极电压，导通时由单载流子(电子或空穴)导电，它具有控制简单及开关快速的特点，因而被广泛应用于功率电子系统，主要包括开关电源，电机驱动等。耐压(BV)和比导通电阻(R_on，sp)为功率VDMOS的两个主要参数，其中R_on，sp同BV^2.5成正比关系，随着器件耐压的增大，其比导通电阻将急剧增加，对于耐压200V以上的VDMOS器件，该状况尤为明显。

现阶段有两类结构来缓解耐压与比导通电阻之间的矛盾关系。

第一类是由专利US5216275中所提出的超结VDMOS(SJ VDMOS)结构(如图2所示)，这种结构的漂移区由相间排列的N型柱201和P型柱202组成。在较低电压时，N型柱与P型柱相互耗尽，等效于降低了漂移区的有效掺杂浓度，从而可以提高漂移区的平均电场强度，提高器件的耐压水平。

超结VDMOS的主流制备方法有以下三种：

第一种为多次外延法，这种方法需要多次光刻、掺杂及外延，工艺流程复杂且成本高昂；

第二种为深槽外延填充法，这种方法需要使用外延工艺填充大深宽比的沟槽，这对工艺提出了极大的挑战，填槽的过程中极易形成空洞，导致器件耐压降低，漏电增大；

第三种为槽壁掺杂法，这种方法使用离子注入或扩散的方式直接对沟槽的槽壁进行掺杂，但该方式很难准确控制掺杂剂量及杂质分布，导致器件耐压降低。

第二类是由专利US5998833中所提出的隔离栅VDMOS(Shielded gate VDMOS)结构(如图3所示)，这种结构的特征在于：栅极电极(123)下方有一个和器件源极相连的多晶硅电极，并使用氧化层将该多晶硅电极与周围的漂移区及栅极电极(123)隔离开来，在反向耐压条件下，该多晶硅电极可以调制漂移区中电场分布，提高平均电场强度，在保证高耐压的前提下提高漂移区掺杂浓度，从而减低比导通电阻。然而，该隔离栅型MOSFET结构通常局限于低压(小于200V)器件，为了实现更高的耐压，需要沟槽(302)具有既深又宽的形貌，并且在沟槽(302)底部要有厚的氧化层(如：对于600V耐压级别的器件，该氧化层厚度大于5μm)，这对于器件制备造成了巨大的挑战，此外，使用多晶硅来填充深宽沟槽成本高昂。

技术实现要素：

本发明的目的在于提供一种改进的高压VDMOS结构，用于缓解高压VDMOS器件中耐压与比导通电阻之间的矛盾关系，并提供一种可行、简单、低成本的制备方法。

为实现上述的目的，本发明的提供一种改进的高压VDMOS结构，需指出的是，在下文中对本发明的VDMOS结构的说明中，以一个N型沟道的VDMOS为例，但实际实施过程中，本发明同样适用于P型沟道的VDMOS，届时只需将下文中所述的N型区与P型区互换即可，此外，在下文中对本发明的VDMOS结构的说明中，该结构的半导体材料以硅材料为例，但实际实施过程中，本发明的VDMOS结构的半导体材料亦可由其他材料构成，如碳化硅，锗，硅锗合金，氮化镓，等。本发明的具体技术方案如下：

一种高压VDMOS结构，所述的VDMOS结构包括有漏极电极、栅极电极和源极电极，所述的漏极电极上方设有N型重掺杂衬底，除此之外，所述的VDMOS结构还包括有N型漂移区、深宽沟槽、第一层电介质、第二层电介质、导电场板层、P型体区、P型重掺杂区、N型重掺杂源区、栅氧化层、栅极电极和层间电介质，所述的N型重掺杂衬底上方设有N型漂移区，多个深宽沟槽从N型漂移区上表面延伸入N型漂移区内，所述的深宽沟槽被第一层电介质部分填充，且第一层电介质的上表面具有“U”型形貌，在第一层电介质的上方有第二层电介质，并将深宽沟槽完全填满，在第一层电介质与第二层电介质之间设有导电场板层，此外，所述的P型体区位于N型漂移区上部，所述的P型重掺杂区位于P型体区的上部，所述的N型重掺杂源区位于P型体区的上部且与P型重掺杂区相邻，所述的栅氧化层位于N型漂移区的上表面并覆盖部分P型体区和部分N型重掺杂源区，栅极电极位于栅氧化层的表面，所述的源极电极将N型重掺杂源区、P型重掺杂区及导电场板层短接，所述的层间电介质将源极电极和栅极电极隔离开来。

进一步的，所述深宽沟槽的深度可以小于，等于或大于N型漂移区,优选等于或大于N型漂移区。

进一步的，所述的第一层电介质附着于深宽沟槽的槽壁及槽底。

进一步的，所述的第一层电介质的上表面最低点位于深宽沟槽的中间。

进一步的，所述的第一层电介质的上表面中任一点到深宽沟槽槽壁的水平

距离随着该点到N型漂移区上表面的竖直距离的增大而增大。

进一步的，所述第一层电介质的上表面最低点到深宽沟槽槽壁的水平距离为X，所述第一层电介质的上表面最低点到深宽沟槽槽底的竖直距离为Y，所述距离Y大于所述距离X，优选Y和X的比值在1-3之间。

进一步的，所述第一层电介质材料可以是，但不局限于，苯丙环丁烯benzocyclobcutene(BCB)、聚酰亚胺或旋转涂布玻璃，氧化硅，氮化硅，氮氧化硅等。

进一步的，所述第二层电介质材料可以是，但不局限于，苯丙环丁烯benzocyclobcutene(BCB)、聚酰亚胺或旋转涂布玻璃，氧化硅，氮化硅，氮氧化硅等。

进一步的，所述导电场板层材料可以是，但不局限于，多晶体硅，铝，铜，钛，钨，镍，或以上材料的合金，等。

进一步的，所述的P型体区可以与深宽沟槽一侧的槽壁相邻。

进一步的，所述的P型体区可以与深宽沟槽一侧的槽壁之间被N型漂移区间隔。

进一步的，所述的第一层电介质与所述深宽沟槽的槽壁及槽底之间可设有隔离介质层。

进一步的，所述的隔离介质层可以为单层绝缘介质材料，或多层绝缘介质材料的组合，以上绝缘介质材料可以是，但不局限于氧化硅，氮化硅，氧化铝，氮化铝，等。

进一步的，所述的栅极电极可为平面形貌，也可以为沟槽形貌。

进一步的，所述VDMOS结构在其外围边缘还可具有一个终端区，所述终端区自上而下具有源极电极，P型体区，N型漂移区，N型重掺杂衬底区，漏极电极，且所述终端区边缘被一个终端沟槽所截止，所述终端沟槽的深度不小于上述深宽沟槽的深度，此外，所述终端沟槽可以被上述第一层电介质和上述第二层电介质共同填充，且在所述第一层与第二层电介质之间可以有一个导电场板层，该导电场板层可以与源极电极相连。

一种高压VDMOS结构的制备方法，所述的制备方法包括如下步骤：

第一步：准备具有N型漂移区及N型重掺杂衬底的硅片；

第二步：在N型漂移区上制作表面MOS结构，制备过程包括：生长栅氧化层，沉积多晶硅层，将多晶硅层掺杂并刻蚀形成栅极电极，之后注入P型杂质并高温退火形成P型体区，再注入N型杂质及P型杂质并激活形成N型重掺杂源区和P型重掺杂区，此后沉积层间电介质并高温回流；

第三步：在器件的表面刻蚀深宽沟槽，之后进行牺牲氧化以去除槽壁的缺陷，再使用湿法刻蚀将槽壁的牺牲氧化层去除形成深宽沟槽；

第四步：将液态电介质材料喷洒上硅片，采用旋涂的方式部分填充深宽沟槽，并加温使液态电介质材料固化为第一层电介质，由于液态材料的表面张力及旋涂过程中所产生的向心力，第一层电介质的表面自然会形成“U”型形貌，所述的第一层电介质的上表面中任一点到深宽沟槽槽壁的水平距离随着该点到N型漂移区上表面的竖直距离的增大而增大，之后将导电场板层使用溅射或蒸镀的方法沉积于第一层电介质的表面；

第五步：再次使用液态电介质材料旋涂于硅片将深宽沟槽填满，并使用碾磨的方式使器件表面平坦化，当接触到层间电介质时停止碾磨，此时第二层电介质层形成且导电场板层的表面暴露于硅片表面；

第六步：刻蚀接触孔，沉积导电场板层并刻蚀形成源极电极，从硅片背面将衬底减薄至所需的厚度并在硅片背面沉积金属形成漏极电极。

制备方法中所述的层间电介质可为二氧化硅、磷硅玻璃或硼磷硅玻璃。

制备方法中所述的液态电介质材料可为苯丙环丁烯benzocyclobcutene(BCB)、聚酰亚胺或旋转涂布玻璃。

制备方法中所述的导电场板层为多晶硅、铝、铝硅合金或铜、铜合金。

本发明所提出的一种高压VDMOS结构的工作原理如下，导电场板层，第一层电介质及N型漂移区构成了导电场板层-绝缘层-半导体结构，在阻断状态时，导电场板层与N型漂移区具有电耦合并调制N型漂移区中的电场分布，并且所述的第一层电介质的上表面中任一点到深宽沟槽槽壁的水平距离随着该点到N型漂移区上表面的竖直距离的增大而增大缓解了导电场板层与N型漂移区之间的电耦合，从而避免未饱和击穿发生在深宽沟槽的槽壁。另外，上述距离Y大于上述距离X能够避免未饱和击穿发生在深宽沟槽的底部。因而，使用该结构，能够在保证击穿电压的前提下，提高N型漂移区的掺杂浓度，从而降低器件的比导通电阻。此外，第二层电介质将深宽沟槽完全填满，平坦的表面有利于简化后续制备工艺。

本发明的有益效果在于：第一本发明提供的VDMOS结构可以用于高压器件的设计及制造，缓解了高压VDMOS器件中耐压与比导通电阻之间的矛盾关系。第二本发明的提供的技术方案工艺简单，成本低廉。

附图说明

图1为传统的VDMOS器件100的结构图；

图2为超级(SJ)VDMOS器件200的结构图；

图3为隔离栅(Shielded gate)VDMOS器件300的结构图；

图4为本发明提出的VDMOS器件400的结构图；

图5A-5F为本发明提出的VDMOS器件的制备方法；

图6为传统的VDMOS器件与本发明所提出的VDMOS器件的耐压曲线对比；

图7为传统的VDMOS器件与本发明所提出的VDMOS器件的输出曲线对比；

图8为本发明提出的VDMOS器件500的一种改进结构图；

图9为本发明提出的VDMOS器件600的另一种改进结构图；

图10为本发明提出的带有终端结构的VDMOS器件700的结构图。

具体实施方式

实施例1

请参照图4，本发明提出的一种高压VDMOS结构(400)所示，包括位于器件底部的漏极电极(122)，漏极电极(122)上方的N型重掺杂衬底(105)，N型重掺杂衬底(105)上方的N型漂移区(401)，N型重掺杂衬底(105)和N型漂移区(401)将深宽沟槽(402)部分包围，深宽沟槽(402)被第一层电介质(411)部分填充且第一层电介质(411)具有“U”型的表面形貌，深宽沟槽(402)被第二层电介质(412)完全填满，在第一层电介质(411)与第二层电介质(412)之间夹有导电场板层(403)，P型体区(102)位于N型漂移区(401)上部且与深宽沟槽(402)的一侧槽壁相邻，P型重掺杂区(104)位于P型体区(102)的上部且与深宽沟槽(402)的同一侧槽壁相邻，N型重掺杂源区(103)位于P型体区(102)的上部且与P型重掺杂区(104)相邻，栅氧化层(111)位于N型漂移区(401)的表面，栅极电极(123)位于栅氧化层(111)的表面，源极电极(121)将N型重掺杂源区(103)、P型重掺杂区(104)及导电场板层(403)的表面短接，层间电介质(112)将源极电极(121)和栅极电极(123)隔离开来。本发明提出的一种高压VDMOS结构(400)的，第一层电介质(411)将深宽沟槽(402)部分填充，其“U”型表面的底部位于深宽沟槽(402)的中间，第一层电介质(411)的上表面中任一点(即“U”型的表面形貌上的任意一点)到深宽沟槽(402)槽壁的水平距离随着该点到N型漂移区(401)上表面的竖直距离的增大而增大，特别是，所述第一层电介质(411)的上表面最低点到深宽沟槽(402)槽壁的水平距离为“x”，所述第一层电介质(411)的上表面最低点(即“U”型的表面形貌的最低点)到深宽沟槽(402)槽底的竖直距离为“y”，所述距离“y”大于所述距离“x”，另外，在第一层电介质(411)和第二层电介质(412)夹有与源极电极(121)相连的导电场板层(403)，且第一层电介质(411)和第二层电介质(412)将深宽沟槽(402)完全填满。

基于高压VDMOS结构(400)之工作原理，器件结构参数可以根据耐压需求相应设计，如下以600V耐压为例作相应说明：N型漂移区(401)厚度可为35-45μm，其掺杂浓度可以为5×10¹⁴-5×10¹⁵cm^-3；P型体区(102)的结深可为2-5μm，峰值浓度为5×10¹⁵-5×10¹⁷cm^-3；N型重掺杂源区(103)的结深可为0.1-0.5μm，P型重掺杂区(104)的结深应大于N型重掺杂源区(103)的结深，以保证足够的抗二次击穿能力，其可为0.3-1.5μm；栅氧化层(111)厚度可为0.05-0.2μm。层间电介质(112)厚度可为0.3-2μm；导电场板层(403)厚度可为0.1-2μm；深宽沟槽(402)的深度可为30-55μm，其宽度可为10-20μm。第一层电介质(411)的“U”型表面任一点到深宽沟槽(402)的侧壁的最短水平距离可以为0.1-0.2μm，其最宽水平距离可以为5-10μm。第一层电介质(411)表面的最低点到N型重掺杂衬底(105)的竖直距离可以为10-25μm。

图6为传统的VDMOS器件100与本发明所提出的一种高压VDMOS结构(400)的耐压曲线对比，从6图中可以看出，两者耐压都超过600V，满足设计要求，且耐压值相近。

图7为传统的VDMOS器件100与本发明所提出的VDMOS结构(400)的输出曲线对比，从图7中可以看出，本发明所提出的一种高压VDMOS结构(400)的比导通电阻(R_on，sp)仅为传统功率VDMOS器件21.3％。

实施例2

请参照图8，为本发明提供的另一种VDMOS结构(500)，其和实施例1的不同在于，隔离介质层(511)将第一层电介质(411)和N型漂移区(401)隔离，该隔离介质层(511)为可以为单层绝缘介质材料，或多层绝缘介质材料的组合，以上绝缘介质材料可以是，但不局限于氧化硅，氮化硅，氧化铝，氮化铝，等，其作用在于降低接触面的表面态。

实施例3

请参照图9，为本发明提供的第三种改进的VDMOS结构(600)，其和实施例2的不同在于，栅极电极为沟槽形貌的栅极电极601。

实施例4

图10为本发明提出的带有终端结构的VDMOS器件(700)的结构图，其包括所述VDMOS的元胞区(400-2)和终端区(400-1)。其终端区(400-1)位于所述VDMOS的元胞区(400-2)的边缘，自上而下包括源极电极(121-1)、P型体区(102-1)、N型漂移区(401-1)、N型重掺杂衬底(105-1)及漏极电极(122-1)，且所述终端区(400-1)边缘被一个终端沟槽(402-1)所截止，所述终端沟槽(402-1)的深度不小于元胞区(400-2)中深宽沟槽(401)的深度，此外，所述终端沟槽(402-1)可以被第一层电介质(411-1)和上述第二层电介质(412-1)共同填充，且在所述第一层电介质(411-1)与第二层电介质(412-1)之间可以有一个导电场板层(403-1)，该导电场板层(403-1)可以与源极电极(121-1)相连。

实施例5

图5A到图5F展示了本发明所提出的一种高压VDMOS结构(400)的一种制备方法：

第一步，准备带有N型漂移区(401)及N型重掺杂衬底(105)的硅片，如图5A所示；

第二步，在N型漂移区(401)上制作表面MOS结构如图5B所示，主要制备过程包括，生长栅氧化层(111)，沉积多晶硅层，将多晶硅层掺杂并刻蚀形成栅极电极(123)，之后注入P型杂质并高温退火形成P型体区(102)，再注入N型杂质及P型杂质并激活形成N型重掺杂源区(103)和P型重掺杂区(104)，此后沉积层间电介质(112)并高温回流，该层间电介质(112)可以为二氧化硅(USG)或磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)；

第三步如图5C所示，在器件的表面刻蚀深宽沟槽(402)，为了获得大深宽比的沟槽，该步工艺优先使用各向异性刻蚀法，之后进行牺牲氧化以去除槽壁的缺陷，再使用湿法刻蚀将槽壁的牺牲氧化层去除形成深宽沟槽(402)；

第四步如图5D所示，将液态电介质材料(如，苯丙环丁烯(benzocyclobcutene)、聚酰亚胺或旋转涂布玻璃等)喷洒上硅片，使用旋涂的方式即可以部分填充深宽沟槽(402)，并加温使液态电介质材料固化为第一层电介质(411)，由于液态材料的表面张力及旋涂过程中所产生的向心力，第一层电介质(411)的表面自然会形成“U”型形貌，第一层电介质(411)的上表面中任一点到深宽沟槽(402)槽壁的水平距离随着该点到N型漂移区(401)上表面的竖直距离的增大而增大，之后将导电场板层(403)(如多晶体硅，铝，铜，钛，钨，镍，或以上材料的合金，等)使用溅射或蒸镀的方法沉积于第一层电介质(411)的表面；

第五步如图5E所示，再次使用液态电介质材料旋涂于硅片将深宽沟槽(402)填满，并使用碾磨的方式(如，机械抛光、化学机械抛光等)是器件表面平坦化，当接触到层间电介质(112)时停止碾磨，此时第二层电介质层(411)形成且导电场板层(403)的表面暴露于硅片表面；

第六步如图5F所示，刻蚀接触孔，沉积导电场板层并刻蚀形成源极电极(121)，从硅片背面将衬底减薄至所需的厚度并在硅片背面沉积金属形成漏极电极(122)。