半导体装置及其制造方法与流程

本发明涉及半导体装置及其制造方法，例如，能够良好地利用于具备向半导体基板的基板接触部的半导体装置。

背景技术：

在搭载于机动车的半导体装置上，形成有例如cmos(complementarymetaloxidesemiconductor：互补金属氧化物半导体)晶体管、高耐压nmos晶体管、高耐压pmos晶体管及双极晶体管等各种半导体元件。这些半导体元件形成于半导体基板的元件形成区域。元件形成区域由形成于半导体基板的元件分离绝缘膜来规定。

另外，在这样的半导体装置中，形成有用于将半导体基板固定成规定的电位的基板接触部。基板接触部配置在元件形成区域的外侧的区域。作为公开了这样的基板接触部的专利文献的一例，存在专利文献1(日本特开2015-37099号公报)。

技术实现要素：

在半导体装置的制造工艺中，为了吸附金属污染而在半导体基板上生成微小缺陷(bmd：bulkmicrodefect)。为了生成微小缺陷而向半导体基板预先导入氧。导入的氧通过热处理等而作为sio2向晶格间析出。

当半导体基板中的氧浓度降低时，在一个半导体元件中产生的载流子(电子或空穴)的寿命变长。因此，在半导体基板中扩散的距离变长，发明者们确认到该扩散的载流子会作为泄漏电流而对其他的半导体元件的动作造成影响的情况。

一实施方式的半导体装置具备：半导体基板；形成有第一半导体元件的第一元件形成区域；形成有第二半导体元件的第二元件形成区域；基板接触部。第一元件形成区域由从半导体基板的主表面到达第一深度的第一绝缘分离部来规定。第二元件形成区域与第一元件形成区域隔开距离地配置，由从主表面到达第一深度的第二绝缘分离部来规定。基板接触部以从主表面侧到达比第一深度深的第二深度的方式形成在位于第一元件形成区域与第二元件形成区域之间的半导体基板的区域，从第一深度至第二深度与半导体基板接触。

另一实施方式的半导体装置的制造方法包含以下的工序。形成从半导体基板的主表面到达第一深度的对第一元件形成区域进行规定的第一分离槽及对第二元件形成区域进行规定的第二分离槽，并形成位于第一分离槽与第二分离槽之间的从半导体基板的主表面到达第一深度的开口。以埋入第一分离槽、第二分离槽及开口的方式形成绝缘膜，由此在第一分离槽内形成第一绝缘分离部并且在第二分离槽内形成第二绝缘分离部。对埋入开口的绝缘膜的部分和半导体基板依次实施加工，由此形成贯通绝缘膜并到达比第一深度深的第二深度的接触开口。在接触开口形成导电体，由此形成在从第一深度到达第二深度的部分导电体与半导体基板接触的基板接触部。

根据一实施方式的半导体装置，能够抑制与泄漏(leak)电流相伴的半导体元件的误动作。

根据另一实施方式的半导体装置的制造方法，能够制造出抑制与泄漏电流相伴的半导体元件的误动作的半导体装置。

其他的课题和新的特征根据本说明书的记述及附图而明确可知。

附图说明

图1是实施方式1的半导体装置的局部俯视图。

图2是在该实施方式中表示图1所示的剖面线ii-ii处的半导体基板的构造的剖视立体图。

图3是在该实施方式中的图1所示的剖面线ii-ii处的半导体装置的剖视图。

图4是在该实施方式中表示半导体装置的制造方法的一工序的剖视图。

图5是在该实施方式中表示在图4所示的工序之后进行的工序的剖视图。

图6是在该实施方式中表示在图5所示的工序之后进行的工序的剖视图。

图7是在该实施方式中表示在图6所示的工序之后进行的工序的剖视图。

图8是在该实施方式中表示在图7所示的工序之后进行的工序的剖视图。

图9是在该实施方式中表示在图8所示的工序之后进行的工序的剖视图。

图10是在该实施方式中表示在图9所示的工序之后进行的工序的剖视图。

图11是在该实施方式中表示在图10所示的工序之后进行的工序的剖视图。

图12是在该实施方式中表示在图11所示的工序之后进行的工序的剖视图。

图13是在该实施方式中表示在图12所示的工序之后进行的工序的剖视图。

图14是比较例的半导体装置的剖视图。

图15是用于说明比较例的半导体装置的问题点的剖视图。

图16是在该实施方式中用于说明半导体装置的作用效果的剖视图。

图17是在该实施方式中用于说明成为比较例的半导体装置的模拟的评价的第一图。

图18是在该实施方式中用于说明成为比较例的半导体装置的模拟的评价的第二图。

图19是在该实施方式中用于说明半导体装置的基于模拟的评价的第一图。

图20是在该实施方式中用于说明半导体装置的基于模拟的评价的第二图。

图21是在该实施方式中用于说明半导体装置的基于模拟的评价的第三图。

图22是在该实施方式中用于说明半导体装置的基于模拟的评价的第四图。

图23是在该实施方式中用于说明半导体装置的基于模拟的评价的第五图。

图24是在该实施方式中用于说明半导体装置的效果的图。

图25是在实施方式2中的第一例的半导体装置的局部俯视图。

图26是在该实施方式中的第二例的半导体装置的局部俯视图。

图27是在该实施方式中的第三例的半导体装置的局部俯视图。

图28是在该实施方式中的第四例的半导体装置的局部俯视图。

图29是在该实施方式中的第五例的半导体装置的局部俯视图。

图30是在该实施方式中的第六例的半导体装置的局部俯视图。

具体实施方式

实施方式1

关于实施方式1的具备基板接触部的半导体装置进行说明。

如前所述，在半导体装置上形成有例如cmos晶体管、高耐压nmos晶体管、高耐压pmos晶体管及双极晶体管等各种半导体元件。在此，为了便于说明，作为半导体元件，列举高耐压nmos晶体管和cmos晶体管为一例进行说明。

如图1所示，在半导体装置sd中，通过元件分离绝缘膜dti1(dti)来规定例如高耐压nmos晶体管形成区域hvnr作为元件形成区域efr的一个。而且，通过元件分离绝缘膜dti2(dti)来规定例如cmos晶体管形成区域cmr作为元件形成区域efr的另一个。

高耐压nmos晶体管形成区域hvnr与cmos晶体管形成区域cmr隔开距离地配置。在位于该高耐压nmos晶体管形成区域hvnr与cmos晶体管形成区域cmr之间的半导体基板sub的区域(基板电极区域ser)上形成基板接触部cld。基板接触部cld将半导体基板sub(p型基板psb)固定成规定的电位(参照图3)。

元件分离绝缘膜dti1(dti)形成在沟槽dtc1(dtc)内。元件分离绝缘膜dti2(dti)形成在沟槽dtc2(dtc)内。基板接触部cld形成在接触槽dhc内。如图2所示，接触槽dhc(深度d2)形成得比沟槽dtc1、dtc2(深度d1)深。

关于半导体装置sd的构造，更详细地进行说明。如图3所示，半导体基板sub由p型基板psb、n型埋入区域nbl及外延层el构成。元件分离绝缘膜dti1、dti2从半导体基板sub的表面形成至深度d1。元件分离绝缘膜dti1、dti2贯通外延层el及n型埋入区域nbl而到达p型基板psb。

基板接触部cld从半导体基板sub的表面形成至深度d2。基板接触部cld贯通外延层el及n型埋入区域nbl而到达p型基板psb。在基板接触部cld的导体部scn中的从半导体基板sub的表面至深度d1的部分，在导体部scn与半导体基板sub之间介有绝缘膜ilf。在从深度d1至深度d2的部分，导体部scn与半导体基板sub(p型基板psb)接触。

在高耐压nmos晶体管形成区域hvnr中，在外延层el形成p型外延层pe。在该p型外延层pe形成高耐压mos晶体管hvn。在cmos晶体管形成区域cmr形成p型外延层pe。在该p型外延层pe形成nmos晶体管nmt和pmos晶体管pmt。

以覆盖高耐压mos晶体管hvn、nmos晶体管nmt及pmos晶体管pmt等的方式形成绝缘膜ilf。在绝缘膜ilf的表面形成多个第一配线层ml。多个第一配线层ml中的规定的第一配线层ml与基板接触部cld的导体部scn电连接。

在多个第一配线层ml的上方形成多层配线层mls和将这多层配线层mls间分别绝缘的多层层间绝缘膜mil。以覆盖多层层间绝缘膜mil的方式形成聚酰亚胺膜pix。实施方式1的半导体装置sd如上所述构成。

接下来，说明上述的半导体装置的制造方法的一例。首先，如图4所示，在半导体基板sub的高耐压nmos晶体管形成区域hvnr形成高耐压nmos晶体管hvn，在cmos晶体管形成区域cmr形成nmos晶体管nmt及pmos晶体管pmt。

接下来，以覆盖高耐压nmos晶体管hvn、nmos晶体管nmt及pmos晶体管pmt等的方式形成作为蚀刻掩模的例如硅氧化膜(未图示)。接下来，通过进行规定的照片制版处理而形成抗蚀剂图案pr1，该抗蚀剂图案pr1用于形成沟槽(参照图5)。

接下来，如图5所示，以该抗蚀剂图案pr1为蚀刻掩模而对硅氧化膜ssf进行蚀刻处理，由此在高耐压nmos晶体管形成区域hvnr中，形成到达p型外延层pe的开口mo1。在cmos晶体管形成区域cmr中，形成到达p型外延层pe的开口mo2。在位于高耐压nmos晶体管形成区域hvnr与cmos晶体管形成区域cmr之间的基板电极区域ser，形成到达p型外延层pe的开口cop。

接下来，如图6所示，以硅氧化膜ssf等为蚀刻掩模，对于露出的p型外延层pe进一步进行蚀刻处理，由此在高耐压nmos晶体管形成区域hvnr中，形成到达p型基板psb的沟槽dtc1。在cmos晶体管形成区域cmr中，形成到达p型基板psb的沟槽dtc2。在基板电极区域ser中，形成到达p型基板psb的开口cop。

接下来，以覆盖高耐压nmos晶体管hvn、nmos晶体管nmt及pmos晶体管pmt等的方式形成例如由硅氮化膜构成的内衬膜(未图示)。接下来，如图7所示，以覆盖高耐压nmos晶体管hvn、nmos晶体管nmt及pmos晶体管pmt等的方式形成例如硅氧化膜等绝缘膜ilf。

此时，在高耐压nmos晶体管形成区域hvnr中，以覆盖沟槽trc1的侧面及底面的方式形成绝缘膜ilf。在cmos晶体管形成区域cmr中，以覆盖沟槽trc2的侧面及底面的方式形成绝缘膜ilf。在基板电极区域ser中，以覆盖开口cop的侧面及底面的方式形成绝缘膜ilf。

接下来，如图8所示，通过进行规定的照片制版处理来形成抗蚀剂图案pr2。接下来，以该抗蚀剂图案pr2为蚀刻掩模而对绝缘膜ilf进行蚀刻处理，由此在高耐压nmos晶体管形成区域hvnr及cmos晶体管形成区域cmr上分别形成接触孔ch。需要说明的是，在接触孔ch的底部，内衬膜(未图示)成为露出的状态。然后，将抗蚀剂图案pr2除去。

接下来，如图9所示，通过进行规定的照片制版处理而形成抗蚀剂图案pr3。接下来，以该抗蚀剂图案pr3为蚀刻掩模，对绝缘膜ilf进行蚀刻处理，由此使p型基板psb(半导体基板sub)露出。接下来，通过进行蚀刻处理，如图10所示，形成比沟槽trc1、trc2深的接触槽dch。然后，将抗蚀剂图案pr3除去。

接下来，将在接触孔ch的底部露出的内衬膜除去。接下来，形成势垒金属膜(未图示)及钨膜等金属膜(未图示)。接下来，对该金属膜等进行回蚀处理或化学性的机械研磨处理。由此，如图11所示，在高耐压nmos晶体管形成区域hvnr及cmos晶体管形成区域cmr分别形成接触插头cp。在基板电极区域ser中形成导体部scn。

接下来，如图12所示，在绝缘膜ilf的表面上形成多个第一配线层ml。作为第一配线层ml，可以是铝配线层，也可以是铜配线。接下来，如图13所示，根据需要而形成上层的多层配线层mls和多层层间绝缘膜mil。然后，以覆盖多层层间绝缘膜mil等的方式形成聚酰亚胺膜pix。这样，半导体装置的主要部分完成。

在上述的半导体装置中，基板接触部cld的导体部scn以与p型基板psb(半导体基板sub)接触的方式形成。由此，能够抑制从形成在一个元件形成区域efr上的半导体元件产生的载流子对形成在其他的元件形成区域efr上的半导体元件的动作造成影响的情况。关于这种情况，与比较例的半导体装置进行比较来说明。

如图14所示，在比较例的半导体装置sd中，接触槽dhc与沟槽dtc1、dtc2形成为相同的深度。因此，基板接触部cld从半导体基板sub的表面形成至深度d1，元件分离绝缘膜dti1、dti2也从半导体基板sub的表面形成至深度d1。需要说明的是，关于除此以外的结构，与图3所示的半导体装置的结构相同，因此对于同一构件标注同一符号，除了必要的情况之外不重复其说明。

通常，在半导体装置中，伴随着半导体元件的动作而载流子(电子或空穴)的产生与消灭反复进行。产生的载流子以半导体基板产生的微小缺陷(bmd)等为再结合中心而消灭。微小缺陷依赖于向半导体基板sub(p型基板psb)导入的氧的浓度。当氧浓度降低时，微小缺陷减少。当微小缺陷减少时，载流子的再结合中心减少。

在此，在比较例的半导体装置sd中，假设伴随着高耐压nmos晶体管nmt的动作而产生载流子(电子)的情况。如图15所示，从高耐压nmos晶体管nmt产生的载流子(电子)向p型基板psb注入(参照虚线箭头)。向p型基板psb注入的载流子作为基板泄漏电流，在p型基板psb中扩散。在p型基板psb中扩散的载流子在p型基板psb产生的微小缺陷中通过再结合而消灭等来减少。

此时，当p型基板psb的微小缺陷的个数减少时，载流子消灭的比例减少，载流子的寿命变长。当载流子的寿命变长时，在p型基板psb中进一步扩散，例如，有时会到达位于相邻的cmos晶体管形成区域cmr的p型基板psb的区域(参照虚线箭头)。发明者们确认到由于到达相邻的区域的载流子而nmos晶体管nmt或pmos晶体管pmt有时会引起误动作的情况。

相对于比较例的半导体装置sd，在实施方式的半导体装置sd中，在高耐压nmos晶体管形成区域hvnr与cmos晶体管形成区域cmr之间形成基板接触部cld。该基板接触部cld形成至比元件分离绝缘膜dti深的区域，基板接触部cld的导体部scn与p型基板psb接触。

由此，如图16所示，在p型基板psb中朝向cmos晶体管形成区域cmr扩散的载流子在导体部scn流动。由于载流子在导体部scn流动而朝向cmos晶体管形成区域cmr流动的载流子大幅减少，能够抑制nmos晶体管nmt或pmos晶体管pmt引起误动作的情况。关于此，基于发明者们进行的模拟进行说明。其结果如图17(比较例a)、图18(比较例b)、图19(实施方式a)及图20(实施方式b)所示。

发明者们将如上述的高耐压nmos晶体管hvn那样放出载流子的半导体元件确定作为发射极电极eel，将如nmos晶体管nmt或pmos晶体管pmt那样载流子流入的半导体元件确定作为集电极电极cel。并且，发明者们评价了从该发射极电极eel放出的载流子(电子)向集电极电极cel到达何种程度。

首先，对比较例进行说明。图17的上段示出比较例a的边界条件，中段示出杂质浓度轮廓。在比较例a中，元件分离绝缘膜dti的从半导体基板的表面起的深度设定为16μm。而且，基板接触部cld(导体部)的从半导体基板的表面起的深度lc设定为16μm。覆盖该导体部的绝缘膜的从半导体基板的表面起的长度li设定为16μm。

在杂质轮廓中，n型杂质浓度主要以交叉影线的疏密来表现。交叉影线的密度越高，则表示n型杂质浓度越高。

图17的下段示出电流流动的模拟结果。电流流动的高低以交叉影线的疏密来表示。交叉影线的密度越高，则表示电流流动越高。如图17(下段)所示可知，从发射极电极eel放出的载流子(电子)在半导体基板中扩散，到达集电极电极cel。

接下来，图18的上段示出比较例b的边界条件，中段示出杂质浓度轮廓。在比较例b中，元件分离绝缘膜dti的从半导体基板的表面起的深度设定为16μm。而且，基板接触部cld(导体部)的从半导体基板的表面起的深度lc设定为21μm。覆盖该导体部的绝缘膜的从半导体基板的表面起的长度li设定为21μm。在杂质轮廓中，n型杂质浓度主要以交叉影线的疏密来表现。

在图18的下段示出电流流动的模拟结果。电流流动的高低以交叉影线的疏密来表示。如图18(下段)所示可知，与比较例a的情况相比，从发射极电极eel放出的载流子(电子)以更大范围在半导体基板中扩散，到达集电极电极cel。

接下来，对实施方式进行说明。图19的上段示出实施方式a的边界条件，中段示出杂质浓度轮廓。在实施方式a中，元件分离绝缘膜dti的从半导体基板的表面起的深度设定为16μm。而且，基板接触部cld(导体部)的从半导体基板的表面起的深度lc设定为21μm。覆盖该导体部的绝缘膜的从半导体基板的表面起的长度li设定为16μm。在实施方式a中，基板接触部cld中的长度5μm量的导体部与半导体基板接触。在杂质轮廓中，n型杂质浓度主要以交叉影线的疏密来表现。

图19的下段示出电流流动的模拟结果。电流流动的高低以交叉影线的疏密表示。如图19(下段)所示可知，从发射极电极eel放出的载流子(电子)流入与半导体基板接触的基板接触部cld(导体部)。因此可知，与比较例a及比较例b的情况相比，在半导体基板中扩散而到达集电极电极cel的电流流动大幅减少。

接下来，图20的上段示出实施方式b的边界条件，中段示出杂质浓度轮廓。在实施方式b中，元件分离绝缘膜dti的从半导体基板的表面起的深度设定为16μm。而且，基板接触部cld(导体部)的从半导体基板的表面起的深度lc设定为25μm。覆盖该导体部的绝缘膜的从半导体基板的表面起的长度li设定为16μm。在实施方式b中，基板接触部cld中的长度9μm量的导体部与半导体基板接触。在杂质轮廓中，n型杂质浓度主要以交叉影线的疏密来表现。

图20的下段示出电流流动的模拟结果。电流流动的高低以交叉影线的疏密表示。如图20(下段)所示可知，通过与半导体基板接触的导体部的长度变得更长，由此与实施方式a的情况相比，从发射极电极eel放出的载流子(电子)更多地流入与半导体基板接触的基板接触部cld(导体部)。因此可知，与实施方式a的情况相比，在半导体基板中扩散而到达集电极电极cel的电流流动进一步减少。

接下来，说明比较例a、比较例b、实施方式a及实施方式b的各自的情况的iv(电流和电压)波形。首先，图21示出向发射极电极eel施加的电压与在发射极电极eel中流动的电流的关系。横轴是电压。纵轴是电流，被进行对数表示。

接下来，将图21所示的电压和电流向发射极电极施加的情况下在基板接触部中流动的电流的模拟结果如图22所示。横轴是电压。纵轴是在基板接触部cld中流动的电流，并示出从发射极电极在半导体基板中扩散而到达基板接触部cld的电流。

在比较例a及比较例b的基板接触部cld的导体部scn中，导体部scn的底面与半导体基板接触。在实施方式a的导体部scn中，长度5μm的导体部scn的部分与半导体基板接触。在实施方式b的导体部scn中，长度9μm的导体部scn的部分与半导体基板接触。

因此可知，在基板接触部cld(导体部scn)与半导体基板的接触面积窄的比较例a及比较例b中，与接触面积宽的实施方式a及实施方式b相比，在基板接触部cld中流动的电流少。

接下来，将图21所示的电压和电流向发射极电极施加的情况下在集电极电极中流动的电流的模拟结果如图23所示。横轴是电压。纵轴是在集电极电极cel中流动的电流，并示出从发射极电极eel在半导体基板中扩散而到达集电极电极cel的电流。

与比较例a及比较例b相比，在接触面积宽的实施方式a中，从发射极电极eel在半导体基板中扩散而到达基板接触部cld的电流的成分增多。因此，在半导体基板中扩散而到达集电极电极的电流的在基板接触部cld中流动的量减少。而且，在接触面积比实施方式a的情况更宽的实施方式b中，从发射极电极eel在半导体基板中扩散而到达基板接触部cld的电流的成分变得更多。因此可知，到达集电极电极的电流进一步减少。

根据该评价结果可知，通过增加基板接触部cld的导体部scn与半导体基板的接触面积，能够使从发射极电极eel在半导体基板中扩散的电流(载流子)流向基板接触部cld，到达集电极电极的电流(载流子)能够减少流向基板接触部cld的量。即可知，能够抑制在一个半导体元件中产生的载流子作为泄漏电流对其他的半导体元件造成影响的情况。

作为抑制在一个半导体元件中产生的载流子作为泄漏电流对其他的半导体元件造成影响的方法，除了扩大基板接触部与半导体基板的接触面积的方法(方法a)之外，还有延长一个半导体元件与其他的半导体元件的距离的方法(方法b)。因此，发明者们将方法a与方法b进行了比较。

首先，从发射极电极流动的电流(ie)中的流向集电极电极的电流(ic)的比例设为α(ic/ie)。评价了该α的基板接触部的长度(深度)的依赖性、α的发射极电极与集电极电极之间的距离的依赖性。其结果如图24所示。

图24的左图是表示α的基板接触部的长度(深度)的依赖性的坐标图(坐标图a)。图24的右图是表示α的发射极电极与集电极电极之间的距离的依赖性的坐标图(坐标图b)。坐标图a的横轴是基板接触部的长度，导电体是与半导体基板接触的长度。纵轴是电流的比例α。

坐标图a是基于上述的模拟结果的图，在坐标图上，标绘了实施方式a的结果和实施方式b的结果。在实施方式a中，半导体基板与基板接触部cld的导体部接触的长度为5μm。在实施方式b中，半导体基板与基板接触部cld的导体部接触的长度为9μm。而且，在图24的左图中，同时以虚线表示了比较例a的情况的电流的比例α。

另一方面，坐标图b是基于实际的半导体装置的实测值的图。将坐标图a与坐标图b进行比较时，基板接触部的长度(深度)设定为10μm的情况的电流的比例α的值与发射极电极和集电极电极的距离分离了1mm左右的情况的电流的比例α的值相等。

如果延长发射极电极与集电极电极的距离，则半导体装置的尺寸变大，会阻碍半导体装置的小型化。因此，可以说取代延长发射极电极与集电极电极的距离而延长基板接触部的长度(深度)也能够对半导体装置的小型化作出较大的贡献。

实施方式2

在此，说明基板接触部的平面构造(图案)的变化。

在上述的实施方式的半导体装置中，列举基板接触部cld形成在位于高耐压nmos晶体管形成区域hvnr与cmos晶体管形成区域cmr之间的半导体基板sub的区域的情况为例进行了说明。作为基板接触部cld的配置图案，并不局限于此。对于其变化进行说明。需要说明的是，以下的图示出局部俯视图，但是为了明确地表示构造，而标注剖视图的影线。

(第一例)

在第一例中，如图25所示，以包围对高耐压nmos晶体管形成区域hvnr进行规定的元件分离绝缘膜dti1的周围的方式配置基板接触部cld。在此，高耐压nmos晶体管假定为容易放出载流子的半导体元件。

这种情况下，从高耐压nmos晶体管形成区域hvnr向四周扩散的载流子有效地被基板接触部cld捕捉。由此，向相邻的cmos晶体管形成区域cmr或其他的元件形成区域(未图示)扩散的载流子减少，能够可靠地抑制半导体元件的误动作。

(第二例)

在第二例中，如图26所示，以包围对cmos晶体管形成区域cmr进行规定的元件分离绝缘膜dti2的周围的方式配置基板接触部cld。在此，cmos晶体管假定为容易受到载流子的半导体元件，即，载流子容易流入的半导体元件。

这种情况下，从四周朝向cmos晶体管形成区域cmr扩散的载流子有效地被基板接触部cld捕捉。由此，能够抑制cmos晶体管等、载流子容易流入的半导体元件的误动作。

(第三例)

第三例设为第一例与第二例合在一起的构造。如图27所示，以包围对高耐压nmos晶体管形成区域hvnr进行规定的元件分离绝缘膜dti1的周围的方式，配置基板接触部cld1。以包围对cmos晶体管形成区域cmr进行规定的元件分离绝缘膜dti2的周围的方式，配置基板接触部cld2。

这种情况下，从高耐压nmos晶体管形成区域hvnr向四周扩散的载流子有效地被基板接触部cld1捕捉。而且，从四周朝向cmos晶体管形成区域cmr扩散的载流子有效地被基板接触部cld2捕捉。由此，能够更可靠地抑制cmos晶体管等、载流子容易流入的半导体元件的误动作。

(第四例)

在第四例中，如图28所示，以包围对高耐压nmos晶体管形成区域hvnr进行规定的元件分离绝缘膜dti1的周围的方式，双重地配置基板接触部cld1。在此，高耐压nmos晶体管假定为容易放出载流子的半导体元件。

这种情况下，即便是从高耐压nmos晶体管形成区域hvnr向四周扩散的载流子中的未被配置在内侧的基板接触部cld1捕捉而进一步向四周扩散的载流子存在，该载流子也能够通过配置在外侧的基板接触部cld1捕捉。由此，能够更可靠地抑制cmos晶体管等、载流子容易流入的半导体元件的误动作。

(第五例)

在第五例中，如图29所示，以包围对元件形成区域efr进行规定的元件分离绝缘膜dti1的周围的方式还形成元件分离绝缘膜dti。由此，能够抑制在形成于元件形成区域的半导体元件中产生的载流子向四周扩散的情况。反之，能够抑制从四周扩散的载流子朝向形成于元件形成区域efr的半导体元件扩散的情况。由此，能够可靠地抑制半导体元件的误动作。

(第六例)

在第六例中，如图30所示，以包围基板接触部cld的方式还形成元件分离绝缘膜dti。由此，能够可靠地抑制在形成于元件形成区域的半导体元件中产生的载流子向四周扩散的情况。反之，能够可靠地抑制从四周扩散的载流子朝向形成于元件形成区域efr的半导体元件扩散的情况。由此，能够更可靠地抑制半导体元件的误动作。

需要说明的是，在上述的半导体装置中，为了便于说明，作为容易放出载流子的半导体元件，列举了高耐压nmos晶体管hvnr为例，作为载流子容易流入的半导体元件，列举了cmos晶体管cmr为例。这是一例，对于具备容易放出载流子的半导体元件和载流子容易流入的半导体元件的半导体装置，可以适用上述的基板接触部cld的构造或元件分离绝缘膜dti的构造。

另外，关于在实施方式中说明的构造，根据需要可以进行各种组合。

以上，基于实施方式而具体地说明了通过本发明者作出的发明，但是本发明没有限定为前述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。