半导体存储器装置及集成电路装置的制作方法

本申请要求于2016年4月4日提交的第10-2016-0041231号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

本公开涉及电子领域，更具体地，涉及一种半导体存储器装置。

背景技术：

已经使半导体装置高度集成以求提供高性能和低制造成本。由于半导体装置的集成密度可为确定产品价格的因素，因此已经越来越需要高度集成的半导体装置。典型的二维或平面半导体装置的集成密度可由单位存储器单元占用的表面积确定，使得其会受到用于形成精细图案的技术影响。然而，可使用昂贵的设备来形成精细图案，因此二维或平面半导体装置的集成密度的提高会受到限制。已经提出了具有三维布置的存储器单元的三维半导体存储器装置以进一步提高集成密度。

技术实现要素：

本发明构思的实施例提供了一种具有高集成密度的半导体存储器装置。

根据本发明构思的示例实施例，半导体存储器装置可包括：堆叠结构，包括堆叠在基底上的字线；第一竖直柱和第二竖直柱，贯穿堆叠结构延伸；第一串选择线，在平面图中与第一竖直柱叠置；第二串选择线，在平面图中与第二竖直柱叠置并在第一方向上与第一串选择线分隔开。在平面图中，第一竖直柱中的一个第一竖直柱的一侧与第二竖直柱中的最靠近第一竖直柱中的所述一个第一竖直柱的一个第二竖直柱的一侧之间的最短距离可小于第一串选择线的一侧与第二串选择线的一侧之间的最短距离。

根据本发明构思的示例实施例，半导体存储器装置可包括：堆叠结构，包括堆叠在基底上的字线；第一竖直柱和第二竖直柱，贯穿堆叠结构延伸；第一串选择线，在平面图中与第一竖直柱叠置；第二串选择线，在平面图中与第二竖直柱叠置并与第一串选择线水平地分隔开。在平面图中，第一竖直柱和第二竖直柱中的至少一个可与第一串选择线和第二串选择线之间的区域叠置。

根据本发明构思的示例实施例，集成电路装置可包括：堆叠结构，包括堆叠在基底上的多条字线；第一竖直柱，贯穿堆叠结构延伸；第一串选择线，在平面图中与第一竖直柱叠置并在第一方向上纵向延伸。第一串选择线可包括第一侧壁和与第一侧壁相对的第二侧壁，第一竖直柱可与第一串选择线的第二侧壁相比更靠近第一串选择线的第一侧壁。集成电路装置可包括第一串沟道柱，贯穿第一串选择线延伸并电连接至第一竖直柱。在平面图中第一串沟道柱的中心可在横贯第一方向的第二方向上以远离第一串选择线的第一侧壁的方式偏离第一竖直柱的中心。

附图说明

图1是根据本发明构思的示例实施例的半导体存储器装置的单元阵列的示意性电路图。

图2a和图2b是示出根据本发明构思的示例实施例的半导体存储器装置的平面图。

图3是根据本发明构思的示例实施例的沿图2a和图2b的线i-i'截取的剖视图。

图4是图3中的部分a的放大图。

图5a和图5b是示出根据本发明构思的示例实施例的第一竖直柱和第二竖直柱、第一串选择线和第二串选择线以及第一串沟道柱和第二串沟道柱的放大图。

图6是根据本发明构思的示例实施例的沿图2a和图2b的线i-i'截取的剖视图。

图7是根据本发明构思的示例实施例的沿图2a和图2b的线i-i'截取的剖视图。

图8a和图8b是示出根据本发明构思的示例实施例的半导体存储器装置的平面图。

图9是根据本发明构思的示例实施例的沿图8a和图8b的线i-i'截取的剖视图。

图10是示出根据本发明构思的示例实施例的半导体存储器装置的剖视图。

图11a至图11j是沿图2a和图2b的线i-i'截取的示出制造根据本发明构思的示例实施例的半导体存储器装置的方法的剖视图。

具体实施方式

如在此所使用的，术语“和/或”包括一个或更多个相关所列项的任意和所有组合。将理解的是，在此提及“与元件b竖直叠置的元件a”(或类似用语)意味着存在与元件a和元件b两者相交的竖直线。

图1是根据本发明构思的示例实施例的半导体存储器装置的单元阵列的示意性电路图。

参照图1，根据示例实施例的半导体存储器装置可包括共源线csl、多条位线bl0至bl2以及设置在共源线csl和位线bl0至bl2之间的多个单元串cstr。

位线bl0至bl2可被二维地布置，多个单元串cstr可并联连接到位线bl0至bl2中的每条。因此，单元串cstr可二维地布置在共源线csl上或基底上。

单元串cstr中的每个可包括连接至共源线csl的地选择晶体管gst、连接到位线bl0至bl2中的一条的串选择晶体管sst以及设置在地选择晶体gst和串选择晶体管sst之间的多个存储器单元晶体管mct。地选择晶体管gst、串选择晶体管sst和存储器单元晶体管mct可串联连接。此外，设置在共源线csl和位线bl0至bl2之间的地选择线gsl、多条字线wl0至wl3以及多条串选择线ssl0至ssl2可分别用作地选择晶体管gst的栅电极、存储器单元晶体管mct的栅电极和串选择晶体管sst的栅电极。

地选择晶体管gst的栅电极可共同连接至地选择线gsl，从而可具有相同的电位状态。类似地，位于与共源线csl距离相等处的多个存储器单元晶体管mct的栅电极也可共同连接至字线wl0至wl3中的一条，以具有相同的电位状态。另一方面，由于一个单元串cstr包括设置在与共源线csl距离不同处的多个存储器单元晶体管mct，因此字线wl0至wl3可设置为具有位于共源线csl和位线bl0至bl2之间的多层结构。

地选择晶体管gst、串选择晶体管sst和存储器单元晶体管mct可为将沟道结构用作沟道区的金属氧化物半导体场效应晶体管(mosfet)。在一些实施例中，沟道结构可与地选择线gsl、字线wl0至wl3和串选择线ssl一起构成mos电容器。在这种情况下，地选择晶体管gst、存储器单元晶体管mct和串选择晶体管sst可通过共用由来自地选择线gsl、字线wl0至wl3和串选择线ssl的边缘场形成的反型层彼此电连接。

图2a和图2b是示出根据本发明构思的示例实施例的半导体存储器装置的平面图。图3是根据本发明构思的示例实施例的沿图2a和图2b的线i-i'截取的剖视图。图4是图3中的部分a的放大图。

参照图2a、图2b和图3，多个堆叠结构st可设置在基底100上。基底100可为硅基底、硅锗基底、锗基底或在单晶硅基底上生长的单晶外延层。多个堆叠结构st可在第一方向x上彼此分隔开并在横贯第一方向x的(例如，与第一方向x交叉的)第二方向y上延伸。杂质区csr可设置在堆叠结构st之间的基底100中。杂质区csr可在第二方向y上延伸。杂质区csr可与图1中描绘的共源线csl对应。在这种情况下，杂质区csr可具有与基底100不同的导电性。

每个堆叠结构st可包括绝缘图案111a和第一栅电极ge1至第六栅电极ge6。第一栅电极ge1至第六栅电极ge6可在竖直于基底100的顶表面的方向上顺序地堆叠在基底100上。绝缘图案111a可设置在第一栅电极ge1至第六栅电极ge6之间。第一栅电极ge1，即，最下面的栅极可为地选择晶体管的栅极并可与图1的地选择线gsl对应。设置在第一栅电极ge1和最上面的绝缘图案111a之间的第二栅电极ge2至第六栅电极ge6可为与图1的字线wl0至wl3对应的单元栅电极。绝缘图案111a可包括，例如，氧化硅层。第一栅电极ge1至第六栅电极ge6可包括掺杂硅、金属(例如，钨)、金属氮化物、金属硅化物或其组合。

竖直柱vp1和vp2可分别贯穿堆叠结构st。在一些实施例中，如图2a和图2b中所示，竖直柱vp1和vp2可在第二方向y上以之字形图案布置。例如，竖直柱vp1和vp2可包括第一竖直柱vp1和第二竖直柱vp2。竖直柱vp1和vp2中的每个可包括竖直沟道部vc和电荷存储结构ds。竖直沟道部vc可以在与基底100的顶表面垂直的方向上贯穿堆叠结构st并且可以电连接至基底100。竖直沟道部vc可接触基底100的顶表面。竖直沟道部vc可包括中空管形状、圆筒形状或杯状形状。竖直沟道部vc可包括半导体材料。例如，竖直沟道部vc可为多晶硅层、有机半导体层和碳纳米结构中的一种。

电荷存储结构ds可设置在竖直沟道部vc和第一栅电极ge1至第六栅电极ge6之间。详细地，电荷存储结构ds可设置在竖直沟道部vc和第一栅电极ge1至第六栅电极ge6中的每个之间并沿竖直沟道部vc的侧壁在竖直方向上延伸。在平面图中，电荷存储结构ds可具有围绕竖直沟道部vc的外侧壁的形状。

如图4所示，电荷存储结构ds可包括隧道绝缘层tl、电荷存储层ctl和阻挡绝缘层bll。隧道绝缘层tl可设置在竖直沟道部vc和堆叠结构st之间。阻挡绝缘层bll可设置在隧道绝缘层tl和堆叠结构st之间。电荷存储层ctl可设置在隧道绝缘层tl和阻挡绝缘层bll之间。隧道绝缘层tl可包括，例如，氧化硅层或高k介电层(例如，氧化铝(al2o3)、氧化铪(hfo2)等)，电荷存储层ctl可包括氮化硅层，阻挡绝缘层bll可包括氧化硅层或高k介电层(例如，氧化铝(al2o3)、氧化铪(hfo2)等)。

间隙填充层125可设置在被竖直沟道部vc围绕的内部空间中。间隙填充层125可包括绝缘材料，例如，氧化硅层、氮化硅层和/或氮氧化硅层。焊盘d可设置在竖直柱vp1和vp2的上部。每个焊盘d可电连接至竖直沟道部vc。焊盘d可包括导电材料或掺杂有杂质的半导体材料，其中，该杂质具有与竖直沟道部vc不同的导电性。

水平绝缘层140可设置在电荷存储结构ds与第一栅电极ge1至第六栅电极ge6中的每个栅电极之间。水平绝缘层140可延伸至第一栅电极ge1至第六栅电极ge6中的每个的顶表面和底表面上。水平绝缘层140可包括例如氧化硅层(例如，sio2)或高k介电层(例如，氧化铝(al2o3)、氧化铪(hfo2)等)。

第一层间介电层172可设置在堆叠结构st上。详细地，第一层间介电层172中的每个可设置在最上面的绝缘图案111a的顶表面和焊盘d的顶表面上。第一层间介电层172可包括例如氧化硅层和/或氮化硅层。

分隔结构ss可设置在堆叠结构st之间以及设置在第一层间介电层172之间。分隔结构ss可设置在杂质区csr上并可沿杂质区csr在第二方向y上延伸。分隔结构ss可具有在第二方向y上延伸的矩形或线形形状。分隔结构ss可包括共源接触件180和间隔件182。间隔件182中的每个可设置在共源接触件180和堆叠结构st之间以及共源接触件180和第一层间介电层172之间。换言之，共源接触件180可设置在间隔件182之间。共源接触件180可电连接至杂质区csr。共源接触件180可包括例如导电材料(例如，硅层、金属层或硅化物层)。间隔件182可包括例如绝缘材料(例如，氧化硅层、氮化硅层等)。

第一串选择结构sls1和第二串选择结构sls2可位于堆叠结构st上。第一串选择结构sls1和第二串选择结构sls2可在第二方向y上延伸的同时在第一方向x上彼此分隔开。在平面图中，第一串选择结构sls1可与第一竖直柱vp1竖直地叠置，第二串选择结构sls2可与第二竖直柱vp2竖直地叠置。第一串选择结构sls1可包括顺序堆叠在第一层间介电层172上的第一绝缘图案210、第一串选择线ssl1和第二绝缘图案212。第二串选择结构sls2可包括顺序堆叠在第一层间介电层172上的第一绝缘图案210、第二串选择线ssl2和第二绝缘图案212。第一绝缘图案210和第二绝缘图案212可包括绝缘材料(例如，氧化硅层、氮化硅层等)。

第一串选择线ssl1和第二串选择线ssl2中的每个可设置在第一绝缘图案210和第二绝缘图案212之间。第一串选择线ssl1和第二串选择线ssl2可为串选择晶体管的栅电极并与图1的串选择线ssl0到ssl2中的两条对应。第一串选择线ssl1和第二串选择线ssl2中的每个可包括第一导电图案192和第二导电图案194。第一导电图案192可具有在第二方向y上延伸的线形或矩形形状。第二导电图案194中的每个可设置在第一导电图案192的侧壁上。即，第二导电图案194可在第一方向x上彼此分隔开，第一导电图案192可设置在第二导电图案194之间。第一导电图案192可包括例如多晶硅。第二导电图案194可包括金属硅化物材料。除了第一串选择线ssl1和第二串选择线ssl2的形状外，图2b具有与图2a的结构基本相同或类似的结构。在一些实施例中，第一串选择线ssl1和第二串选择线ssl2的侧面可如图2b中所示为直的。

图5a是示出根据本发明构思的示例实施例的第一竖直柱vp1和第二竖直柱vp2、第一串选择线ssl1和第二串选择线ssl2以及第一串沟道柱scp1和第二串沟道柱scp2的放大图。图5a是图2a的一部分的放大平面图。

参照图2a和图5a，在平面图中，第一串选择线ssl1和第二串选择线ssl2中的每个可包括凸部2和凹部4。例如，在平面图中，凹部4可设置在在第二方向y上彼此相邻的第一竖直柱vp1之间以及在第二方向y上彼此相邻的第二竖直柱vp2之间。凸部2可设置在在第二方向y上彼此相邻的凹部4之间。例如，第一串选择线ssl1的凸部2和第二串选择线ssl2的凹部4可在第一方向x上彼此相邻，第一串选择线ssl1的凹部4和第二串选择线ssl2的凸部2可在第一方向x上彼此相邻。

图5b是示出根据本发明构思的示例实施例的第一竖直柱vp1和第二竖直柱vp2、第一串选择线ssl1和第二串选择线ssl2以及第一串沟道柱scp1和第二串沟道柱scp2的放大图。图5b是图2b的一部分的放大平面图。

参照图2b和图5b，在平面图中，第一串选择线ssl1和第二串选择线ssl2中的每个可具有在第二方向y上延伸的直线形状。

将在下文中参照图5a和图5b讨论第一竖直柱vp1和第二竖直柱vp2以及第一串选择线ssl1和第二串选择线ssl2之间的布置关系。

参照图5a和图5b，在平面图中，第一竖直柱vp1和第二竖直柱vp2之间的最小(例如，最短)距离sd1可比第一串选择线ssl1和第二串选择线ssl2之间的最小(例如，最短)距离sd2小。例如，在平面图中，第一串选择线ssl1的侧表面22和第一竖直柱vp1中的每个的中心p1之间的最小(例如，最短)距离sd3可比第一竖直柱vp1的半径r小。类似地，在平面图中，第二串选择线ssl2的侧表面22与第二竖直柱vp2中的每个的中心p2之间的最小(例如，最短)距离sd4可比第二竖直柱vp2的半径r小。

在平面图中，第一竖直柱vp1和第二竖直柱vp2中的至少一个可具有与第一串选择线ssl1和第二串选择线ssl2之间的区域sar邻近并竖直叠置的部分。例如，如图5a和图5b所示，在平面图中，第一竖直柱vp1和第二竖直柱vp2中的每个可具有与区域sar相邻并竖直地叠置的部分。

再次参照图2a、图2b和图3，第一串沟道柱scp1和第二串沟道柱scp2可分别设置为贯穿第一串选择结构sls1和第二串选择结构sls2。第一串沟道柱scp1中的每个可电连接至第一竖直柱vp1中的对应的一个，第二串沟道柱scp2中的每个可电连接至第二竖直柱vp2中的对应的一个。第一串沟道柱scp1和第二串沟道柱scp2中的每个可与焊盘d中的对应一个接触。

第一串沟道柱scp1和第二串沟道柱scp2中的每个可包括串竖直沟道部222、串竖直绝缘层224和串导电图案226。焊盘d可与贯穿第一串选择结构sls1和第二串选择结构sls2中的一个以及第一层间介电层172的串竖直沟道部222接触。例如，串竖直沟道部222可具有圆柱形状。串竖直沟道部222可为例如多晶硅层、有机半导体层和碳纳米结构中的一种。

串竖直绝缘层224可设置在串竖直沟道部222与第一串选择线ssl1和第二串选择线ssl2中的一个之间，并沿串竖直沟道部222的外壁在竖直方向上延伸。例如，串竖直绝缘层224可围绕串竖直沟道部222的外壁。串竖直绝缘层224可包括例如氧化硅层、氮化硅层或高k介电层(例如，氧化铝(al2o3)、氧化铪(hfo2)等)。

串导电图案226可设置在串竖直沟道部222的上部上。串导电图案226可包括例如金属硅化物材料。

将参照图5a和图5b讨论第一串沟道柱scp1和第二串沟道柱scp2之间的布置关系。

再次参照图5a和图5b，第一竖直柱vp1和第二竖直柱vp2的直径可比第一串沟道柱scp1和第二串沟道柱scp2的直径大。在平面图中，第一串沟道柱scp1的中心f1可偏离第一竖直柱vp1的中心p1。类似地，在平面图中，第二串沟道柱scp2的中心f2可偏离第二竖直柱vp2的中心p2。例如，彼此相邻的第一竖直柱vp1的中心p1与第二竖直柱vp2的中心p2之间的最小(例如，最短)距离d1可比彼此相邻的第一串沟道柱scp1的中心f1与第二串沟道柱scp2的中心f2之间的最小(例如，最短)距离d2小。在这种情况下，彼此相邻的第一竖直柱vp1的中心p1与第二竖直柱vp2的中心p2之间的最小距离d1可与相邻的第一竖直柱vp1的中心p1之间的最小(例如，最短)距离和相邻的第二竖直柱vp2的中心p2之间的最小(例如，最短)距离基本相等。

彼此相邻的第一串沟道柱scp1的中心f1与第二串沟道柱scp2的中心f2之间的最小距离d2可比相邻的第一串沟道柱scp1的中心f1之间的最小(例如，最短)距离d3大并且比相邻的第二串沟道柱scp2的中心f2之间的最小(例如，最短)距离d4大。另外，在平面图中，第一串选择线ssl1的一侧和第二串选择线ssl2的一侧之间的最小(例如，最短)距离sd2可以比第一竖直柱vp1的中心p1与第二竖直柱vp2的中心p2之间的最小(例如，最短)距离d1小。

在一些实施例中，如图5a和图5b中所示，第一串沟道柱scp1中的每个的中心f1可在第一方向x上以远离第一串选择线ssl1的相对侧壁中最靠近第一竖直柱vp1中的对应的一个第一竖直柱vp1的那一个侧壁的方式偏离第一竖直柱vp1中的对应一个的中心p1。如图5a和图5b中所示，第二串沟道柱scp2中的每个的中心f2可在第一方向x上以远离第二串选择线ssl2的相对侧壁中最靠近第二竖直柱vp2中的对应的一个第二竖直柱vp2的那一个侧壁的方式偏离第二竖直柱vp2中的对应一个的中心p2。

根据本发明构思的示例实施例，多条串选择线ssl1和ssl2可彼此水平分隔开地设置在堆叠结构st上，使得可以在不限制第一竖直柱vp1和第二竖直柱vp2之间的最小分隔距离的情况下确保第一串选择线ssl1和第二串选择线ssl2之间的图案化空间。因此可在不增大堆叠结构st的面积的情况下有利于提高半导体存储器单元的集成度。

再次参照图2a、图2b和图3，位线bl可设置在第一串选择结构sls1和第二串选择结构sls2上。位线bl可在第一方向x上延伸并可横跨堆叠结构st。位线bl中的每条可通过第一串沟道柱scp1中的一个电连接至第一竖直柱vp1中的一个并可通过第二串沟道柱scp2中的一个电连接至第二竖直柱vp2中的一个。例如，位线bl可与串导电图案226接触。位线bl可包括金属材料(例如，钨)。另外，在一些实施例中，如图2a和图2b所示，第一竖直柱vp1可以是多个第一竖直柱中的第一个第一竖直柱，第二竖直柱vp2可以是多个第二竖直柱中的第一个第二竖直柱。位线bl可以电连接至与第一个第一竖直柱vp1相邻的第二个第一竖直柱vp1和第一个第二竖直柱vp2。

第二层间介电层200可置于位线bl和堆叠结构st之间。第二层间介电层200可以置于第一串选择结构sls1和第二串选择结构sls2之间。例如，第二层间介电层200可与第二导电图案194接触。第二层间介电层200可包括绝缘材料(例如，氧化硅层、氮化硅层等)。

图6是根据本发明构思的示例实施例的沿图2a和图2b的线i-i'截取的剖视图。同样的附图标记始终表示同样的元件。为描述的简洁，可省略对半导体存储器装置中已经讨论过的那些组件的讨论。

参照图6，半导体柱sp可设置在基底100和每个竖直沟道部vc之间。半导体柱sp可设置在基底100的顶表面上并贯穿第一栅电极ge1和最下面的绝缘图案111a。竖直沟道部vc可与半导体柱sp接触并电连接。半导体柱sp可为本征半导体或具有与基底100的导电性相同的导电性的半导体。例如，半导体柱sp可为单晶本征半导体或p型导电半导体。

图7是根据本发明构思的示例实施例的沿图2a和图2b的线i-i'截取的剖视图。为描述的简洁，可省略对半导体存储器装置中已经讨论过的那些组件的讨论。

参照图7，第一串选择线ssl1和第二串选择线ssl2中的每个可为单层。第一串选择线ssl1和第二串选择线ssl2中的每个可包括例如多晶硅层。换言之，不同于在图3中示出的半导体存储器装置，第一串选择线ssl1和第二串选择线ssl2可不包括第二导电图案194。

第一串沟道柱scp1和第二串沟道柱scp2中的每个可包括串竖直沟道部222和串竖直绝缘层224。例如，串竖直沟道部222可与每条位线bl接触。换言之，不同于图3中示出的半导体存储器装置，串竖直沟道部222的上部上可不设置串导电图案226。

图8a和图8b是根据本发明构思的示例实施例的半导体存储器装置的平面图。图9是根据本发明构思的示例实施例的沿图8a和图8b的线i-i'截取的剖视图。为描述的简洁，可省略对半导体存储器装置中已经讨论过的那些组件的讨论。

参照图8a、图8b和图9，第一串沟道柱scp1和第二串沟道柱scp2中的每个可包括串竖直沟道部222、串竖直绝缘层224、串导电图案226和间隙填充图案228。例如，焊盘d可与贯穿第一串选择结构sls1和第二串选择结构sls2中的一个以及第一层间介电层172的串竖直沟道部222接触。串竖直沟道部222可与焊盘d接触。例如，串竖直沟道部222可具有中空管形状、圆筒形状或杯状形状。

串竖直绝缘层224可设置在第一串选择线ssl1和第二串选择线ssl2中的一个与串竖直沟道部222之间，并沿串竖直沟道部222的外壁在竖直方向上延伸。例如，串竖直绝缘层224可围绕串竖直沟道部222的外壁。串导电图案226可设置在串竖直沟道部222的上部上。间隙填充图案228可设置在被竖直沟道部222围绕的内部空间中。间隙填充图案228可包括绝缘材料(例如，氧化硅层、氮化硅层等)。

图10是示出根据本发明构思的示例实施例的半导体存储器装置的剖视图。为描述的简洁，可省略对半导体存储器装置中已经讨论过的那些组件的讨论。

多个堆叠结构st可设置在基底100上。堆叠结构st中的每个可包括交替堆叠在基底100上的电极和绝缘图案104a。在一些实施例中，堆叠结构st可在一个方向上延伸，分隔绝缘层300可设置在堆叠结构st之间。分隔绝缘层300可包括绝缘材料(例如，氧化硅层、氮化硅层等)。

有源图案ap中的每个可包括贯穿堆叠结构st的竖直沟道部vc1和vc2以及在堆叠结构st下连接竖直沟道部vc1和vc2的水平部hs。竖直沟道部vc1和vc2可设置在贯穿堆叠结构st的竖直孔中。水平部hs可设置在水平凹区中，水平凹区设置在基底100的上部中。竖直沟道部vc1和vc2中的一个可连接至共源线csl，竖直沟道部vc1和vc2中的另一个可连接至位线bl。水平部hs可设置在基底100和堆叠结构st之间，因此可使竖直沟道部vc1和vc2彼此连接。

更详细地，在每个有源图案ap中，竖直沟道部vc1和vc2可包括贯穿第一字线wl1的第一竖直沟道部vc1和贯穿第二字线wl2的第二竖直沟道部vc2。第一竖直沟道部vc1可连接至位线bl，第二竖直沟道部vc2可连接至共源线csl。水平部hs可从第一字线wl1下方延伸至第二字线wl2下方以使第一竖直沟道部vc1可连接至第二竖直沟道部vc2。

有源图案ap中的每个可包括贯穿堆叠结构st并电连接至基底100的半导体图案。在竖直沟道部vc1和vc2中，半导体图案可覆盖形成在堆叠结构st中的竖直孔的内壁。在水平部hs中，半导体图案可覆盖形成在基底100中的水平凹区的内壁。半导体图案可包括半导体材料。

选择线gsl和ssl可设置在每个堆叠结构st上。例如，如图10所示，串选择线ssl可与第一竖直沟道部vc1竖直叠置，地选择线gsl可与第二竖直沟道部vc2竖直叠置。换言之，第一字线wl1可设置在串选择线ssl和基底100之间，第二字线wl2可设置在地选择线gsl和基底100之间。地选择线gsl和串选择线ssl可彼此水平地分隔开。参照图5a和图5b讨论的那些可以基本上同样适用于对第一竖直柱vp1和第二竖直柱vp2、串选择线ssl以及地选择线gsl的布置关系的描述，因此可省略其描述。在这种情况下，图10中示出的串选择线ssl可对应于图2a和图2b中描绘的第一串选择线ssl1，图10中示出的地选择线gsl可对应于图2a和图2b中描绘的第二串选择线ssl2。

第一串沟道柱scp1可贯穿串选择线ssl，第二串沟道柱scp2可贯穿地选择线gsl。第一串沟道柱scp1可电连接至第一竖直沟道部vc1，第二串沟道柱scp2可电连接至第二竖直沟道部vc2。参照图5a和图5b讨论的那些可以基本上同样适用于第一串沟道柱scp1和第二串沟道柱scp2之间的布置关系，因此可省略其描述。在这种情况下，在图10中示出的第一串沟道柱scp1可对应于在图5a和图5b中描绘的第一串沟道柱scp1，在图10中示出的第二串沟道柱scp2可对应于在图2a和图2b中描绘的第二串沟道柱scp2。

位线bl可通过第一串沟道柱scp1电连接至第一竖直沟道部vc1，共源线csl可通过第二串沟道柱scp2电连接至第二竖直沟道部vc2。

图11a至图11j是沿图2a和图2b的线i-i'截取的示出根据本发明构思的示例实施例的制造半导体存储器装置的方法的剖视图。

参照图11a，可在基底100上形成成型结构ms。基底100可为硅基底、硅锗基底、锗基底或在单晶硅基底上生长的单晶外延层。

成型结构ms可包括交替并重复堆叠在基底100上的绝缘层102和牺牲层104。绝缘层102可包括相对于牺牲层104具有蚀刻选择性的材料。例如，绝缘层102可包括氧化硅层，牺牲层104可包括氮化硅层或氮氧化硅层。绝缘层102可由相同的材料形成，牺牲层104可由相同但不同于绝缘层102的材料形成。在一些实施例中，可在基底100和成型结构ms之间设置缓冲绝缘层(未示出)。

参照图11b，可对成型结构ms进行图案化以形成沟道孔ch，通过沟道孔ch暴露基底100。详细地，可在最上面的绝缘层102上形成掩模图案(未示出)，然后可将掩模图案用作蚀刻掩模各向异性地蚀刻成型结构ms。可执行各向异性蚀刻工艺以形成沟道孔ch，其中，每个沟道孔ch沿其距离基底100的高度具有恒定的(即，均匀的)宽度。在一些实施例中，可执行各向异性蚀刻工艺以形成沟道孔ch，其中，每个沟道孔ch沿其距离基底100的高度具有变化的(即，非均匀的)宽度。即，沟道孔ch可具有相对于基底100倾斜的内侧壁。可实施过蚀刻作用从而使基底100可被蚀刻为具有凹的顶表面。在平面图中，沟道孔ch可具有圆形、椭圆形或多边形形状。

可在每个沟道孔ch的侧壁上形成电荷存储结构ds。电荷存储结构ds可覆盖沟道孔ch的侧壁并部分覆盖基底100的通过沟道孔ch暴露的顶表面。详细地，电荷存储结构ds的形成可包括形成顺序地覆盖沟道孔ch的侧壁的第一绝缘层、第二绝缘层和第三绝缘层的步骤以及执行干蚀刻工艺以去除第一绝缘层至第三绝缘层的部分以部分地暴露基底100的顶表面的步骤。

如图4所示，电荷存储结构ds可包括顺序地形成在沟道孔ch的侧壁上的阻挡绝缘层bll、电荷存储层ctl和隧道绝缘层tl。阻挡绝缘层bll可包括例如氧化硅层或高k介电层(例如，al2o3、hfo2等)；电荷存储层ctl可包括例如氮化硅层；隧道绝缘层tl可包括例如氮氧化硅层或高k介电层(例如，al2o3、hfo2等)。

可在形成有电荷存储结构ds的沟道孔ch中形成竖直沟道部vc。竖直沟道部vc可共形地覆盖电荷存储结构ds的内侧壁以及基底100的通过电荷存储结构ds暴露的顶表面。竖直沟道部vc可包括例如半导体材料。例如，竖直沟道部vc可为多晶硅层、有机半导体层和碳纳米结构中的一种。

可在由竖直沟道部vc围绕的内部空间中形成间隙填充层125。间隙填充层125可完全填充沟道孔ch。可使用玻璃上旋涂(sog)技术形成间隙填充层125。间隙填充层125可包括绝缘材料，例如，氧化硅层和/或氮化硅层。在形成间隙填充层125之前，还可执行氢退火工艺以在包括氢或氘的气体气氛下对竖直沟道部vc进行热处理。此氢退火工艺可矫正存在于竖直沟道部vc中的晶体缺陷。

可在竖直沟道部vc、电荷存储结构ds和间隙填充层125的上部上形成焊盘d。可通过对电荷存储结构ds、竖直沟道部vc和间隙填充层125的上部进行蚀刻以形成凹部，然后用导电材料填充凹部来形成焊盘d。在一些实施例中，可通过采用导电性与竖直沟道部vc的导电性不同的杂质对竖直沟道部vc的上部进行掺杂来形成焊盘d。

如图6所示，在形成电荷存储结构ds之前，可在每个沟道孔ch中形成半导体柱sp。可执行选择性外延生长以从基底100生长半导体柱sp，其中，基底100的通过沟道孔ch暴露的部分用作种子层。半导体柱sp可包括导电性与基底100的导电性相同的材料，例如，本征半导体或p型导电半导体。

参照图11c，可通过对成型结构ms执行各向异性蚀刻工艺来形成沟槽t。可通过在成型结构ms上形成第一层间介电层172并将第一层间介电层172用作蚀刻掩模来各向异性地蚀刻成型结构ms直到暴露基底100的顶表面为止来形成沟槽t。可将沟槽t形成为沿第二方向y延伸。然后可以将沟槽t形成为具有沿第二方向y延伸的线形或矩形形状。由于形成了沟槽t，因此可在基底100上形成在第一方向x上彼此分隔开的多个堆叠结构st。

每个堆叠结构st可包括顺序地并且交替地堆叠在基底100上的绝缘图案111a和牺牲图案sc。可通过对绝缘层102进行图案化来形成绝缘图案111a，可通过对牺牲层104进行图案化来形成牺牲图案sc。沟槽t可暴露堆叠结构st的侧壁。

参照图11d，可去除通过沟槽t暴露的牺牲图案sc以在沿竖直方向彼此分隔开的绝缘图案111a之间形成凹区rr。可通过执行湿蚀刻工艺和/或各向同性干蚀刻工艺以去除牺牲图案sc来形成凹区rr。由于牺牲图案sc包括相对于绝缘图案111a具有蚀刻选择性的材料，因此当去除牺牲图案sc时不会去除绝缘图案111a。例如，在牺牲图案sc为氮化硅层而绝缘图案111a为氧化硅层的情况下，可使用包括磷酸的蚀刻剂来执行蚀刻工艺。

凹区rr可从每个沟槽t水平地延伸至绝缘图案111a之间的空间。凹区rr可暴露绝缘图案111a的顶表面和底表面以及电荷存储结构ds的外壁的一部分。

可形成水平绝缘层140以覆盖第一层间介电层172的顶表面以及第一层间介电层172和绝缘图案111a的通过凹区rr和沟槽t暴露的表面。详细地，水平绝缘层140可共形地覆盖绝缘图案111a的表面、电荷存储结构ds通过凹区rr暴露的外壁、基底100的顶表面和第一层间介电层172的顶表面。可使用具有良好台阶覆盖的沉积工艺形成水平绝缘层140。例如，可使用化学气相沉积(cvd)或原子层沉积(ald)形成水平绝缘层140。水平绝缘层140可包括氧化硅层(例如，sio2)或高k电介质层(例如，氧化铝(al2o3)、氧化铪(hfo2)等)。

可在水平绝缘层140上形成栅电极层142。栅电极层142可填充沟槽t和凹区rr。栅电极层142可包括金属材料(例如，钨)。

参照图11e，可从沟槽t内部去除栅电极层142因而可在凹区rr中形成第一栅电极ge1至第六栅电极ge6。在形成第一栅电极ge1至第六栅电极ge6后，可在通过沟槽t暴露的基底100中形成杂质区csr。可由例如离子注入工艺形成杂质区csr。杂质区csr可具有与基底100不同的导电性。

参照图11f，可在沟槽t中形成分隔结构ss。每个分隔结构ss可包括间隔件182和共源接触件180。间隔件182可覆盖每个沟槽t的侧壁。详细地，间隔件182的形成步骤可包括：形成覆盖沟槽t的侧壁和底表面的绝缘层(未示出)，然后蚀刻绝缘层的覆盖沟槽t的底表面的部分(未示出)。

当去除绝缘层的上述部分时，还可去除水平绝缘层140的在基底100的顶表面和第一层间介电层172的顶表面上的部分。因此，用于形成间隔件182的蚀刻工艺可露出基底100的通过沟槽t暴露的顶表面，还露出第一层间介电层172的顶表面。间隔件182可包括例如氧化硅层或氮化硅层。

可通过填充形成有间隔件182的沟槽t的剩余空间来形成共源接触件180。可通过执行例如化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)形成共源接触件180。共源接触件180可包括例如金属(例如铜或铝)和导电金属氮化物(例如，氮化钛或氮化钽)中的至少一种，其中金属可以包括过渡金属(例如，钛或钽)。

参照图11g，可在第一层间介电层172上顺序地形成第一绝缘层301、导电层303和第二绝缘层305。第一绝缘层301可覆盖第一层间介电层172的顶表面和分隔结构ss的顶表面。第一绝缘层301可包括绝缘材料(例如，氧化硅层、氮化硅层等)。导电层303可覆盖第一绝缘层301的顶表面。导电层303可包括例如多晶硅层。第二绝缘层305可覆盖导电层303的顶表面。第二绝缘层305可包括绝缘材料(例如，氧化硅层、氮化硅层等)。

参照图11h，可通过顺序地对第二绝缘层305、导电层303、第一绝缘层301和第一层间介电层172进行图案化而形成孔h。可在每个焊盘d上形成对应的一个孔h。孔h可暴露焊盘d。

可在每个孔h中形成串竖直绝缘层224和串竖直沟道部222。可以通过形成共形地覆盖孔h的内表面和第二绝缘层305的顶表面的绝缘层(未示出)然后蚀刻以从焊盘d的顶表面和第二绝缘层305的顶表面上去除该绝缘层来形成串竖直绝缘层224。因此，该蚀刻工艺可以暴露焊盘d的顶表面和第二绝缘层305的顶表面。串竖直绝缘层224可包括例如氧化硅层。

可在包括形成有串竖直绝缘层224的孔h的剩余空间中形成串竖直沟道部222。可通过形成填充孔h并覆盖第二绝缘层305的顶表面的沟道层(未示出)然后执行平坦化工艺直到暴露第二绝缘层305的顶表面为止来形成串竖直沟道部222。串竖直沟道区222可为例如多晶硅层、有机半导体层和碳纳米结构中的一种。

参照图11i，可对第二绝缘层305、导电层303和第一绝缘层301进行图案化以在第一层间介电层172上形成第一串选择结构sls1和第二串选择结构sls2。如图2a和图2b及图3所示，在平面图中，第一串选择结构sls1和第二串选择结构sls2可形成为在第二方向y上延伸并可以在第一方向x上彼此分隔开。第一串选择结构sls1和第二串选择结构sls2中的每个可包括顺序地堆叠在第一层间介电层172上的第一绝缘图案210、第一导电图案192和第二绝缘图案212。如图2a和图2b及图3所示，在平面图中，第一串选择结构sls1和第二串选择结构sls2中的每个可形成为与在第一方向x上彼此相邻的一对竖直沟道部vc竖直地叠置。由于形成了第一串选择结构sls1和第二串选择结构sls2，因此可暴露分隔结构ss的顶表面。

参照图11j，可通过对第一导电图案192的通过第一绝缘图案210和第二绝缘图案212暴露的侧表面执行例如硅化(silicide)工艺来形成第二导电图案194。所述硅化工艺可以包括：在第一层间介电层172上形成共形地覆盖第一导电图案192的侧表面和串竖直沟道部222的顶表面的金属层(例如钴(co))；对该金属层执行热处理以使该金属层中包括的金属离子扩散至第一导电图案192中；使金属离子与第一导电图案192中包括的硅离子结合。例如，在热处理期间，该金属层中包括的金属离子可扩散至与该金属层接触的串竖直沟道部222中，从而可在串竖直沟道部222的上部上形成串导电图案226。例如，串导电图案226可包括硅化钴(cosi)。热处理可为例如快速热处理(rtp)，并且可以在约700℃或更高的温度下执行。可在执行硅化工艺后去除金属层。

第一串选择结构sls1的第一导电图案192和形成于第一导电图案192上的第二导电图案194可构成第一串选择线ssl1，第二串选择结构sls2的第一导电图案192和形成于第一导电图案192上的第二导电图案194可构成第二串选择线ssl2。第二导电图案194的形成可增强第一串选择结构sls1和第二串选择结构sls2的电特性。

再次参照图2a、图2b及图3，可在第一层间介电层172上形成第二层间介电层200。可通过在第一层间介电层172上形成绝缘层(未示出)然后执行平坦化工艺直到暴露第二绝缘图案212的顶表面为止来形成第二层间介电层200。第二层间介电层200可填充第一串选择结构sls1和第二串选择结构sls2之间的空间。第二层间介电层200可覆盖第二导电图案194的侧表面并暴露串导电图案226的顶表面。第二层间介电层200可包括绝缘材料(例如，氧化硅层、氮化硅层等)。

可在第二层间介电层200上形成位线bl。每条位线bl可形成为电连接至一对竖直柱vp中与第一串选择结构sls1竖直叠置的一个竖直柱和所述一对竖直柱vp中与第二串选择结构sls2竖直叠置的一个竖直柱。位线bl可包括导电材料(例如，铜、钨等)。

根据本发明构思的示例实施例，多条串选择线可在堆叠结构上水平地彼此分隔开，使得能够在不限制第一竖直柱和第二竖直柱之间的最小间距的情况下确保第一串选择线和第二串选择线之间的图案化空间。因此可以在不增大堆叠结构的面积的情况下有利于提高半导体存储器单元的集成度。

上述公开的主题被认为是说明性的，而不是限制性的，并且所附权利要求旨在覆盖落入发明构思的真实精髓和范围内的所有这样的修改、增强和其他实施例。因此，在法律允许的最大范围内，通过对权利要求及其等同物的最宽泛的所允许的解释来确定所述范围，并且所述范围不应受到前述详细描述的限制或约束。