用于制造半导体结构的方法与流程
本发明实施例涉及用于制造半导体结构的方法。
背景技术：
半导体用于集成电路中以实现包括收音机、电视、蜂窝电话和个人计算设备的电子应用。一种知名的半导体器件是半导体存储器件，例如动态随机存取存储器(dram)，或者闪存，其两者都是使用电荷来存储信息。
半导体存储器件方面的更最新发展涉及自旋电子，其将半导体技术与磁性材料和器件结合。电子的自旋极化而不是电子的电荷属性被用于指示状态“1”或“0”。一个这种自旋电子器件是自旋扭矩转换(stt)磁性隧道结(mtj)器件。
mtj器件包括自由层、隧道层和固定层。通过应用通过隧道层的电流可以使自由层的磁化方向被反向，这造成在自由层内的注入式极化电子以对自由层的磁化运用所谓的自旋扭距。固定层具有固定的磁化方向。当电流在从自由层到固定层的方向上流动时，电子在反方向(即从固定层到自由层)上流动。电子在通过固定层之后被极化为固定层的相同磁化方向；流过隧道层并且然后进入到自由层中以及在自由层中累积。最后，自由层的磁化与固定层的磁化平行，并且mtj将在低电阻状态。由电流造成的电子注入被称作主要的注入。
当应用从固定层流到自由层的电流时，电子在从自由层到固定层的方向上流动。具有与固定层的磁化方向相同的极化的电子可以流过隧道层并进入到固定层内。相反，具有与固定层的磁化不同的极化的电子将被固定层反射(阻塞)以及将在自由层中累积。最终，自由层的磁化变得与固定层的磁化反向平行，以及mtj器件将在高电阻状态。由电流引起的各自的电子注入被称为微注入。
技术实现要素：
根据本发明的一个实施例，提供了一种用于制造半导体结构的方法，所述方法包括：提供衬底；在所述衬底上方形成mram结构；在所述mram结构上方形成第一介电层；在所述第一介电层上方形成停止层；在所述停止层上方形成第二介电层；以及在不暴露所述mram结构的顶部电极的情况下，通过平坦化操作去除所述第二介电层，通过平坦化操作去除所述第二介电层、所述停止层以及去除所述第一介电层的至少部分。
根据本发明的另一实施例，还提供了一种用于制造半导体结构的方法，所述方法包括：提供衬底，所述衬底包括形成在所述衬底上的mram单元区和逻辑区；在所述mram单元区上方形成mram结构，其中，所述mram结构的顶面高于所述逻辑区的顶面；在所述mram结构和所述逻辑区上方共形地形成第一介电层；在所述第一介电层上方共形地形成停止层；在所述停止层上方共形地形成第二介电层；对至少所述第二介电层实施平坦化操作；以及在位于所述逻辑区上方的所述停止层的水平位置处停止所述平坦化操作。
根据本发明的又一实施例，还提供了一种用于制造半导体结构的方法，所述方法包括：提供衬底，所述衬底包括形成在所述衬底上的mram单元区和逻辑区，其中，所述逻辑区具有比所述mram单元区更大的面积；在所述mram单元区上方形成第一mram结构，其中，所述第一mram结构的顶面高于所述逻辑区的顶面；在所述mram单元区上方形成第二mram结构，其中，所述第二mram结构的顶面与所述第一mram结构的顶面齐平，并且所述第一mram结构的宽度大于所述第二mram结构的宽度；在所述第一mram结构和所述第二mram结构以及所述逻辑区上方共形地形成第一介电层以填充位于所述第一mram结构和所述第二mram结构之间的间隙；在所述第一介电层上方共形地形成停止层；在所述停止层上方共形地形成第二介电层；以及根据所述停止层的指示对至少所述第二介电层实施平坦化操作。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚讨论，各个部件的尺寸可以任意地增大或缩小。
图1是根据本发明一些实施例的半导体结构的横截面图；以及
图2至图27是根据本发明一些实施例的制造的半导体结构的在各操作中的横截面图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，各个部件可任意地以不同比例绘制。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
尽管阐明本发明的广泛范围的数值范围和参数是近似值，具体例子中阐明的数值尽可能精确地报道。然而，任何数值固有地包含由各自的测试方法中发现的标准偏差必然造成的某些误差。同样，如在此使用的，术语“大约””通常意味着在给定值或范围的10％、5％、1％或0.5％内。可选地，当被本领域普通技术人员考虑时术语“大约”意味着在平均值的可接受标准误差内。除了在操作/工作例子中之外，或者除非以其他方式明确指定的，所有的数值范围、量、值和百分比，例如在此公开的关于用于材料数量、持续时间、温度、操作条件、数量比例等的那些应被理解为在所有例子中通过术语“大约””修饰。因此，除非相反指示，本发明和随附权利要求中阐明的数值参数是可以根据需求变化的近视值。至少，每个数值参数应该至少根据所报道的有效数字的数量并且应用通常的舍入法来构造。范围可以在此表达为从一个端点到另一个端点或者在两个端点之间。在此公开的所有范围包括端点在内，除非以其他方式指定之外。
已连续开发cmos结构中的嵌入式mram单元。具有嵌入式mram单元的半导体电路包括mram单元区和与mram单元区的分隔开的逻辑区。例如，mram单元区可定位在上述半导体电路的中心，而逻辑区可定位在半导体电路的外围。注意之前的陈述不旨在限制。关于mram单元区和逻辑区的其他布置包括在本发明的考虑范围内。
在mram单元区中，晶体管结构可以设置在mram结构下面。在一些实施例中，mram单元被嵌入于在后段制程(beol)操作中制备的金属化层中。例如，mram单元区中以及逻辑区中的晶体管结构设置在共同的半导体衬底内，在前段制程操作中制备该共同的半导体，并且在一些实施例中晶体管结构在上述两个区中大体相同。mram单元可以嵌入在金属化层的任何位置中，例如，位于被分布为水平平行于半导体衬底的表面的相邻金属线层之间。例如，嵌入式mram可以定位在mram单元区中的第4金属线层和第5金属线层之间。水平地转移到逻辑区，第4金属线层通过第4金属通孔连接到第5金属线层。换句话说，在考虑mram单元区和逻辑区的情况下，嵌入式mram占据第5金属线层和第4金属通孔的至少部分的厚度。在此提供的用于金属线层的数字不是限制性的。一般而言，本领域普通技术人员可以明白mram定位于第n金属线层和第n+1金属线层之间，其中n是大于或等于1的整数。
嵌入式mram包括由铁磁材料组成的磁性隧道结(mtj)。底部电极和顶部电极电连接到mtj以用于信号/偏置传输。接着之前提供的实例，底部电极进一步连接到第n金属线层，而顶部电极进一步连接到第n+1金属线层。
参考图1，图1是根据一些实施例的半导体结构30的横截面。半导体结构30可以是包括mram单元区100a和逻辑区100b的半导体电路。mram单元区100a和逻辑区100b中的每一个均具有位于半导体结构100中的晶体管结构101。在一些实施例中，晶体管结构101在mram单元区100a中和在逻辑区100b中大体相同。半导体结构30包括晶体管结构101和金属化结构101’。在一些实施中，晶体管结构101的半导体结构100可以是但不限于例如硅衬底。在一实施例中，衬底100是半导体衬底，例如硅衬底，虽然它可包括诸如锗硅、碳化硅、砷化镓等的其他半导体材料。在本实施例中，半导体衬底100是包括硅的p型半导体衬底(p衬底)或者n型半导体衬底(n衬底)。可选地，衬底100包括：例如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp的合金半导体；或者它们的组合。在另外可选的实施例中，半导体衬底100是绝缘体上半导体(soi)。在其他可选的实施例中，半导体衬底100可包括掺杂的外延层、梯度半导体层和/或位于不同类型的另一半导体层上方的半导体层，例如在锗硅层上的硅层。半导体衬底100可以或者可以不包括掺杂区，例如p阱、n阱或者它们的组合。
半导体衬底100进一步包括至少部分在半导体衬底100中的诸如源极103和漏极105的重掺杂区。栅极107置放在半导体100的顶面上方并且位于源极103和漏极107之间。接触插塞108形成在层间电介质(ild)109中，并且可以电连接到晶体管结构101。在一些实施例中，ild109形成在半导体衬底100上。ild109可通过用于形成这样的层的各种技术来形成，例如化学汽相沉积(cvd)、低压cvd(lpcvd)、等离子体增强cvd(pecvd)、溅射和物理汽相沉积(pvd)、热生长。在半导体衬底100之上的ild109可由各种介电材料形成，并且ild109可以是例如氧化物(如ge氧化物)、氮氧化物(如gap氮氧化物)、二氧化硅(sio2)、含氮氧化物(如含氮sio2)、氮掺杂氧化物(如注入n2的sio2)、氮氧化硅(sixoynz)等。
图1示出了在半导体衬底100中的具有掺杂区的平面型晶体管。然而，本发明不限于到此。诸如finfet结构的任何非平面型晶体管可以具有凸出掺杂区。
在一些实施例中，浅沟槽隔离(sti)111被提供以限定和电隔离相邻的晶体管。一些sti111形成在半导体衬底100中。可以被提供sti111以将晶体管与诸如其他晶体管的相邻半导体器件电隔离，sti111可由合适的介电材料形成。sti111可包括例如氧化物(如ge氧化物)、氮氧化物(如gap氮氧化物)、二氧化硅(sio2)、含氮氧化物(如含氮sio2)、氮掺杂氧化物(如注入n2的sio2)、氮氧化硅(sixoynz)等。sti111还可由任何合适的“高介电常量”或者“高k”材料形成，其中k大于或等于大约8，例如氧化钛(tixoy，如tio2)、氧化钽(taxoy，如ta2o5)、钛酸锶钡(bst、batio3/srtio3)等。可选地，sti111还可由任何合适的“低介电常量”或者“低k”介电材料形成，其中k小于或等于大约4。
参考图1，金属化结构101’设置在晶体管结构101之上。因为第n金属层121可以不是位于晶体管101结构上方的第一金属层，金属化结构101’的省略部分用点表示。mram结构130设置在第n金属线121’和第n+1金属线123’之间。互连结构包括多个金属层，即m1、m2、m3，…，mn。在整个描述中，术语“金属层”指同一层中金属线的集合。金属层m1到mn形成在金属间电介质(imd)125内，金属间电介质(imd)125可由诸如未掺杂的硅酸盐玻璃(usg)、氟化的硅酸盐玻璃(fsg)、低k介电材料等的氧化物形成。低k介电材料可具有低于3.8的k值，虽然imd125的介电材料还可以接近3.8。在一些实施例中，低k介电材料的k值小于大约3.0，并且可以小于大约2.5。第n金属通孔122可通过各种技术，例如，电镀、化学镀、高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强化学汽相沉积(pecvd)来形成。
在图1中，mram结构130至少包括底部电极通孔(beva)132、再覆盖层134、底部电极131、顶部电极133和mtj135。beva132位于第n金属线121’上。在一些实施例中，beva32槽具有梯形槽，该梯形槽被包括sic141和富氧化硅(sro)142的介电堆叠件围绕。可选地，sro142可以被替换或者与正硅酸乙酯(teos)结合。在一些实施例中，beva132可包括诸如金属的导电材料。衬层161里衬在整个beva132槽上方。再覆盖层134在beva132和衬层161上。在一些实施例中，衬层161被选择为是电镀在其上的材料的晶种层。例如，如果组成beva的材料包括铜，衬层161可以是电镀铜的晶种层。例如，衬层161可以是电镀铜的晶种层。例如，衬层161可包括tan或者ta。再覆盖层134可由tin、tan、w、al、ni、co、cu或者其组合组成。在一些实施例中，诸如cmp操作的平坦化操作可应用在再覆盖层134的顶面。在一些实施例中，再覆盖层134的材料不同于beva132的材料。在一些实施例中，再覆盖层134的厚度在大约
底部电极131在再覆盖层134上。在一些实施例中，底部电极131可包括诸如tin、tan、ta或者ru的氮化物。mtj135在底部电极131上。如图1所示，mtj135的侧壁由保护层或者诸如氮化物层的间隔件127保护。在一些实施例中，mtj135的顶面具有范围在大约2埃
在图1中，除imd125之外，第n+1金属线123’还被sic141和sro143围绕。在一些实施例中，保护层127包括氮化硅(sin)。在一些实施例中，介电层129可以设置在保护层127上方。在一些实施例中，sro143可以设置在sic141上方，围绕第n+1金属线123’。
在一些实施例中，mram结构130的beva132与掺杂区电连接。在一些实施例中，掺杂区是漏极105或者源极103。在其他实施例中，mram结构130的beva132与栅极107电连接。在一些实施例中，半导体结构10的栅极107可以是多晶硅栅极或者金属栅极。
在逻辑区100b中，第n金属线121’通过第n金属层121的第n金属通孔122与第n+1金属线123’连接。在一些实施例中，金属线和金属通孔填充有电导电材料，如铜、金或者另一合适的金属或合金，以形成多个导电通孔。位于不同材料层中的金属线和金属通孔形成互连结构，互连结构由大体上纯铜(例如，具有大于大约90％或者大于大约95％的铜重量百分比)或铜合金组成并且可以使用单镶嵌或双镶嵌操作形成。金属线和金属通孔可以是大体上没有铝或者可以不是大体上没有铝。比较mram单元区100a和逻辑区100b，mram结构130的厚度大体上等于第n金属通孔122的厚度t2和第n+1金属线123’的部分的厚度t1的总和。在一些实施例中，金属线123’可以是第n+m金属线，其中m可以是任何大于1的整数。
图2到图27是根据本发明一些实施例的制造的半导体结构的在各个阶段横截面图。在图2中，提供具有预定mram单元区100a和逻辑区100b的半导体结构。在一些实施例中，在半导体衬底中(图2未示出)预先形成晶体管结构。集成电路器件可能经历进一步的cmos或者mos技术处理以形成现有技术中已知的各种部件。例如，还可形成诸如硅化物区的一个或者多个接触插塞。接触部件可连接到源极和漏极。接触部件由硅化物材料组成，诸如硅化镍(nisi)、硅化锗镍(nigesi)、硅化镱(ybsi)、硅化铂(ptsi)、硅化铱(irsi)、硅化铒(ersi)、硅化钴(cosi)、其他合适的导电材料，和/或其组合。在一实施例中，接触部件通过自对准硅化物操作形成。
在晶体管结构上方的介电层136中图案化第n金属线121’。在一些实施例中，第n金属线121’可以由电镀操作形成，cu晶种层沉积在图案化的介电层上方。在其他实施例中，第n金属线121’可通过各种技术来形成，例如，化学镀、高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强化学汽相沉积(pecvd)等。实施平坦化操作以暴露第n金属线121’的顶面和介电层136的顶面。
在图3中，在mram单元区100和逻辑区100b中，以介电堆叠(包括sic层141、teos/sro层142和sic层141)形式的势垒层140毯式沉积在第n金属线121’的顶面上方和介电层136的顶面上方。势垒层140可以通过各种技术来形成，例如，化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强化学汽相沉积(pecvd)、溅射、物理汽相沉积(pvd)、热生长等。
在图4中，被在势垒层140上方图案化光刻胶层(未示出)以暴露mram结构的beva穴132’。如图4所示，两个beva穴132’通过合适的干蚀刻操作形成在势垒层140中。在一些实施例中，在当前操作中的干蚀刻包括采用含氟气体的反应离子蚀刻(rie)。在一些实施例中，当前干蚀刻操作可以是任何合适的介电蚀刻以形成传统cmos技术的金属化结构中的通孔槽。参考如图4示出的逻辑区100b，势垒层140通过光刻胶(未示出)保护使得第n金属层121’的顶面未暴露，这与mram单元区100a中的对应物相反。
在图5中，衬层161毯式里衬在mram单元区100a中的beva穴132’上方以及毯式里衬在逻辑区100b中的势垒层140上方。随后，进行beva材料132的沉积以沉积在衬层161和势垒层140上方。beva材料132可由诸如金属的导电材料组成。在一些实施例中，beva材料132可以是电镀铜。在一些实施例中，在电镀操作中执行beva材料132的过量填充。例如，如图6所示，采用从大约50nm到大约800nm的厚度t3以过量填充beva穴。注意，考虑最小化电镀的涟漪效应来确定厚度t3。由于beva穴132的存在，过量填充的厚度t3要求大于大约50nm以便有效地最小化涟漪，该涟漪可能在电镀操作之后发生在beva穴132上方。
在图7中，衬层161和沉积的beva材料132然后被回蚀刻成与势垒层140的顶面齐平。随后，实施诸如多步骤cmp的精细平坦化操作以形成beva132的平的铜表面。在图7到图9中，采用利用不同选择性的研磨液的三步骤cmp以实现平的铜表面。在图7中，第一选择移除包括利用具有对铜的选择性高于对衬层161的选择性的第一研磨液。在一些实施例中，第一研磨液包括h2o2、苯并三唑(bta)、羧酸和研磨料。如图7所示，第一研磨液消耗铜比消耗衬层161快，导致在beva132的铜填充物上方的凹陷。
在图8中，第二选择去除包括利用具有对衬层161的选择性高于对铜层的选择性的第二研磨液。在一些实施例中，第二研磨液包括h2o2、苯并三唑(bta)、ph调节剂、羧酸和研磨料。第二研磨液消耗衬层161比消耗铜快，致使在不消耗太多所暴露的铜的情况下去除衬层161。
在图9中，第三选择去除包括利用具有对衬层161的选择性高于对铜层的选择性的第三研磨液。在一些实施例中，第三研磨液包括h2o2、抑制剂、ph调节剂、羧酸和研磨料。第三研磨液例如消耗介电堆叠件中之一比消耗铜快，致使在不消耗太多所暴露的铜的情况下去除sic141。
参考图10，再覆盖层134毯式形成在所沉积的beva材料132和势垒层140上方。沉积的再覆盖层134可包括tin、tan、w、al、ni、co、cu或其组合。在一些实施例中，再覆盖层134可以通过原子层沉积(ald)操作沉积到预确定的厚度。可选地，再覆盖层134可以通过化学汽相沉积(cvd)沉积到某一厚度，然后通过cmp操作平坦化到预定厚度，如图11所示。如之前所讨论的，通过最小化由轻凹陷导致的位于beva材料上方的涟漪确定沉积再覆盖层134的厚度。在一些实施例中，在cmp之后的再覆盖层的厚度可以在从大约
在图12中，底部电极131沉积在再覆盖层134上。底部电极131可包括tin、tan、ta或者ru。沉积的底部电极131可通过各种技术，例如，高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强化学汽相沉积(pecvd)等形成。
然后，在底部电极131上方以多材料堆叠(图2中未示出)的形式沉积mtj135。在一些实施例中，mtj135具有在大约
接下来是mtj135的形成，顶部电极133沉积在mtj135上方。顶部电极133可通过各种技术来形成，例如，高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强化学汽相沉积(pecvd)等。在一些实施例中，顶部电极133包括tin、tan、ta或者ru。
参考图13，掩模层(未示出)形成在顶部电极133上方以确保包括第一mram结构100_1a和第二mram结构100_2a的mram结构形成。掩模层可具有多层结构，其可以包括例如，氧化物层、先进的图案化膜(apf)层和氧化物层。氧化物层、apf层和氧化物层中的每一个可通过各种技术来形成，例如，高密度离子化金属等离子体(imp)沉积、高密度电感耦合等离子体(icp)沉积、溅射、物理汽相沉积(pvd)、化学汽相沉积(cvd)、低压化学汽相沉积(lpcvd)、等离子体增强化学汽相沉积(pecvd)等。在一些实施例中，掩模层被配置成图案化mtj135、顶部电极133、底部电极131和再覆盖层134。在一些实施例中，mtj135和顶部电极133通过rie形成以具有从横截面看的梯形形状。在一些实施例中，第一mram结构100_1a和第二mram结构100_2a可具有不同的宽度。
参考图14，图14示出了共形地形成在再覆盖层134、底部电极131、mtj135和顶部电极133上方的保护层127。在一些实施例中，保护层127具有在大约
在图16中，介电层129共形地沉积在保护层127和介电层142上方。在一些实施例中，介电层129由teos构成。在一些实施例中，介电层129由高密度等离子体氧化物(hdp氧化物)构成。然而，这不是本发明的限制。在一些实施例中，介电层129的厚度可被配置为大于mram结构的高度，其中mram结构至少包括mtj135、顶部电极133和底部电极131。用这种方式，在逻辑区100b处的介电层129的顶面可以高于顶部电极133的顶面。例如，介电层129的厚度可以是大约
在图17中，停止层137形成在介电层129上方。在一些实施例中，停止层137是氮化硅(sin)停止层。在图18中，另一介电层138共形地形成在停止层137上方，并且实施cmp操作以去除介电层138。在一些实施例中，介电层138是usg层。请注意，在一些实施例中，因为逻辑区100b占据大部分管芯面积，例如，大约97％的管芯区(与大约3％的mram单元区100a相比)。同样，cmp操作的深度与在逻辑区100b的停止层137的指示强相关。如图19所示，cmp操作停止在逻辑区之上的停止层137的水平位置，并且位于mram单元区100a上方的介电层138和介电层129的部分被去除。
与现有的操作相比，本发明在后续的薄化操作之前使用上面提及的cmp操作以平滑介电层129的表面。在一些实施例中，位于mram单元区100a上方的介电层129的平滑面可具有大约
在图21到图23中，通过如图21所示的回蚀刻操作从逻辑区100b去除介电层129。因此，mram单元区100a的高度大于逻辑区100b的高度。在图22中，介电层-低k介电层复合结构180形成为共形地覆盖mram单元区100a和逻辑区100b。在图22中可以观察到阶差181，因此实施如图23所示的回蚀刻操作来获得大体上平坦的顶面以用于后续在mram单元区100a和逻辑区100b中的沟槽的形成。注意，在上述平坦化操作后，介电层-低k介电层复合结构180的介电层183基本保持在逻辑区100b中。介电层183被有意地保留以充当用于后续沟槽形成的保护层。在光刻胶剥离操作期间，介电层183可以阻止酸性溶液损害低k介电层。
在图24中，光刻胶(未示出)在平坦的介电表面上方被图案化以形成用于金属线和金属通孔的沟槽。例如，在mram单元区100a中，第n+1金属线沟槽123a形成在mram结构130上方，暴露mram结构130的顶部电极133的表面。在逻辑区100b中，第n金属通孔沟槽和第n+1金属线沟槽(组合123b)形成在金属线121’上方，暴露第n金属线121’的顶面。
在图25和图26中，通过例如常规的双镶嵌操作使导电金属填充金属线沟槽/金属通孔沟槽(以下简称为“沟槽”)。图案化的沟槽通过电镀操作被填充有导电材料，并且使用化学机械抛光(cmp)操作、蚀刻操作或者其组合从表面去除导电材料的过量部分。下面提供电镀沟槽的细节。第n+1金属线可由w形成，以及更优选地由包括alcu的铜(cu)(统称cu)形成。在一个实施例中，使用镶嵌操作(本领域所熟知)形成第n+1金属线123’。首先，沟槽被蚀刻穿过低k介电层。该操作可以通过等离子体蚀刻操作，例如电感耦合等离子体(icp)蚀刻实施。然后，介电层(未示出)衬层可沉积在沟槽侧壁上。在实施例中，衬层材料可包括氧化硅(siox)或者氮化硅(sinx)，其可通过等离子体沉积操作形成，诸如物理汽相沉积(pvd)或者包括等离子体增强的化学汽相沉积(pecvd)的化学汽相沉积(cvd)。接着，cu的晶种层被镀在沟槽中。注意cu的晶种层可镀在顶部电极133的顶面上方。然后，在沟槽中沉积铜层，接着是例如通过化学机械抛光(cmp)平坦化铜层，向下直到低k介电层的顶面。暴露的铜表面和介电层可以是共面的。
如图26中示出的，在去除过量导电金属的平坦化操作之后，形成在mram单元区100a和逻辑区100b中的第n+1金属线123’，以及在逻辑区100b中的第n金属线122。在图27中，随后的势垒层141和第n+1金属通孔沟槽以及第n+2金属线沟槽形成在低k介电层中。后续的处理可进一步包括形成位于衬底上方的各种接触件/通孔/线和多层互连部件(如金属层和互连层电介质)，其被配置成连接集成电路器件中的各种部件或者结构。另外的部件可提供与包括所形成的金属栅极结构的器件的电互连。例如，多层互连件包括如常规通孔或接触件的垂直的互连件，以及如金属线的水平互连件。各种互连部件可实施包括铜、钨和/或硅化物的各种导电材料。在一个实施例中，镶嵌和/或双镶嵌操作被用于形成铜相关的多层互连结构。
本发明的一些实施例提供用于制造半导体结构的方法。该方法包括：提供衬底；在衬底上方形成mram结构；在mram结构上方形成第一介电层；在第一介电层上方形成停止层；在停止层上方形成第二介电层；以及在没有暴露mram结构的顶部电极的情况下通过平坦化操作去除第二介电层、停止层以及去除第一介电层的至少部分。
本发明的一些实施例提供了用于制造半导体结构的方法。该方法包括：提供衬底，衬底包括形成在衬底上的mram单元区和逻辑区；形成位于mram单元区上方的mram结构，其中mram结构的顶面高于逻辑区的顶面；共形地形成位于mram结构和逻辑区上方的第一介电层；共形地形成位于第一介电层上方的停止层；共形地形成位于停止层上方的第二介电层；对至少第二介电层实施平坦化操作；以及在逻辑区上方的停止层的水平位置停止平坦化。
本发明的一些实施例提供了用于制造半导体结构的方法。该方法包括：提供衬底，衬底包括形成在其上的mram单元区和逻辑区，其中逻辑区具有大于mram单元区的面积；在mram单元区上方形成第一mram结构，其中第一mram结构的顶面高于逻辑区的顶面；在mram单元区上方形成第二mram结构，其中第二mram结构的顶面与第一mram结构的顶面大体齐平，并且第一mram结构的宽度大于第二mram结构的宽度；在第一和第二mram结构以及逻辑区上方共形地形成第一介电层以填充第一mram结构和第二mram结构之间的间隙；在第一介电层上方共形地形成停止层；在停止层上方共形地形成第二介电层；以及根据停止层的指示对至少第二介电层实施平坦化操作。
上面概述了几个实施例的特征使得本领域技术人员可较好地理解本发明的方面。本领域技术人员应当理解他们可容易地使用本发明作为基础以设计或修改其他工艺和结构以实行相同目的和/或实现在此介绍的实施例的相同优点。本领域技术人员也应意识到这种等同构造没有脱离本发明的精神和范围内，并且他们在没有脱离本发明的精神和范围情况下可以做各种改变、代替和更改。
根据本发明的一个实施例，提供了一种用于制造半导体结构的方法，所述方法包括：提供衬底；在所述衬底上方形成mram结构；在所述mram结构上方形成第一介电层；在所述第一介电层上方形成停止层；在所述停止层上方形成第二介电层；以及在不暴露所述mram结构的顶部电极的情况下，通过平坦化操作去除所述第二介电层，通过平坦化操作去除所述第二介电层、所述停止层以及去除所述第一介电层的至少部分。
在上述方法中，进一步包括：通过薄化操作暴露所述mram结构的所述顶部电极。
在上述方法中，通过所述平坦化操作去除所述第二介电层、所述停止层以及去除所述第一介电层的所述至少部分包括：通过cmp操作去除所述第二介电层、所述停止层以及去除所述第一介电层的所述至少部分。
在上述方法中，通过所述薄化操作暴露所述mram结构的所述顶部电极包括：通过蚀刻操作暴露所述mram结构的所述顶部电极。
在上述方法中，在所述mram结构上方形成所述第一介电层包括：在所述mram结构上方共形地形成正硅酸乙酯(teos)层。
在上述方法中，在所述mram结构上方形成所述第一介电层包括：在所述mram结构上方共形地形成高密度等离子体氧化物(hdp-氧化物)层。
在上述方法中，在所述第一介电层上方形成所述停止层包括：在所述第一介电层上方共形地形成氮化硅(sin)层。
在上述方法中，在所述停止层上方形成所述第二介电层包括：在所述停止层上方共形地形成未掺杂的硅酸盐玻璃(usg)层。
根据本发明的另一实施例，还提供了一种用于制造半导体结构的方法，所述方法包括：提供衬底，所述衬底包括形成在所述衬底上的mram单元区和逻辑区；在所述mram单元区上方形成mram结构，其中，所述mram结构的顶面高于所述逻辑区的顶面；在所述mram结构和所述逻辑区上方共形地形成第一介电层；在所述第一介电层上方共形地形成停止层；在所述停止层上方共形地形成第二介电层；对至少所述第二介电层实施平坦化操作；以及在位于所述逻辑区上方的所述停止层的水平位置处停止所述平坦化操作。
在上述方法中，在所述mram结构和所述逻辑区上方形成所述第一介电层包括：在所述mram结构和所述逻辑区上方共形地形成所述第一介电层以允许位于所述逻辑区上方的所述第一介电层的顶面高于所述mram结构的所述顶面。
在上述方法中，进一步包括：通过薄化操作暴露所述mram结构的顶部电极。
在上述方法中，对至少所述第二介电层实施所述平坦化操作包括：对至少所述第二介电层实施cmp操作。
在上述方法中，通过所述薄化操作暴露所述mram结构的所述顶部电极，包括：通过蚀刻操作暴露所述mram结构的所述顶部电极。
在上述方法中，在所述mram结构和所述逻辑区上方形成所述第一介电层包括：在所述mram结构和所述逻辑区上方共形地形成正硅酸乙酯(teos)层。
在上述方法中，在所述mram结构和所述逻辑区上方形成所述第一介电层包括：在所述mram结构和所述逻辑区上方共形地形成高密度等离子体氧化物(hdp-氧化物)层。
根据本发明的又一实施例，还提供了一种用于制造半导体结构的方法，所述方法包括：提供衬底，所述衬底包括形成在所述衬底上的mram单元区和逻辑区，其中，所述逻辑区具有比所述mram单元区更大的面积；在所述mram单元区上方形成第一mram结构，其中，所述第一mram结构的顶面高于所述逻辑区的顶面；在所述mram单元区上方形成第二mram结构，其中，所述第二mram结构的顶面与所述第一mram结构的顶面齐平，并且所述第一mram结构的宽度大于所述第二mram结构的宽度；在所述第一mram结构和所述第二mram结构以及所述逻辑区上方共形地形成第一介电层以填充位于所述第一mram结构和所述第二mram结构之间的间隙；在所述第一介电层上方共形地形成停止层；在所述停止层上方共形地形成第二介电层；以及根据所述停止层的指示对至少所述第二介电层实施平坦化操作。
在上述方法中，在所述第一mram结构和所述第二mram结构以及所述逻辑区上方形成所述第一介电层包括：在所述第一mram结构和所述第二mram结构以及所述逻辑区上方共形地形成所述第一介电层以使得位于所述逻辑区上方的所述第一介电层的顶面高于所述第一mram结构和所述第二mram结构的所述顶面。
在上述方法中，还包括：通过薄化操作暴露所述第一mram结构的顶部电极和所述第二mram结构的顶部电极。
在上述方法中，根据所述停止层的指示对至少所述第二介电层实施所述平坦化操作包括：根据位于所述逻辑区上方的所述停止层的指示对至少所述第二介电层实施cmp操作。
在上述方法中，通过所述薄化操作暴露所述第一mram结构的所述顶部电极和所述第二mram结构的所述顶部电极包括：
通过蚀刻操作暴露所述第一mram结构的所述顶部电极和所述第二mram结构的所述顶部电极。
而且，本申请的范围不旨在限制于说明书中描述的工艺、机器、制造、组合物、手段、方法和步骤的特定实施例。基于本发明、工艺、机器、制造、组合物、手段、方法或者步骤，当前存在的或者之后要研发的，本领域普通技术人员将容易理解根据本发明可以大体实施与在此介绍的相应实施例相同的目的和/或大体实现相同的结果。因此，附加权利要求旨在将这种的工艺、机器、制造、组合物、手段、方法或步骤包括在它们的范围内。
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