三维存储器及其形成方法与流程

本发明涉及半导体技术领域，尤其涉及一种三维存储器及其形成方法。

背景技术：

闪存是一种非易变性的存储器，是电可擦除且可编程的只读存储器的一种特殊结构，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失。闪存以其便捷、存储密度高、可靠性好等优点成为非挥发性存储器研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛的应用于手机、笔记本、掌上电脑和u盘等移动和通讯设备中，并占据了非挥发性半导体存储器的大部分市场份额。

如今，经历了平面型闪存存储器的发展时期，已进入了三维闪存存储器的发展热潮，三维闪存存储器主要特色是将平面结构转换为立体结构，来大大节省晶片面积。目前的三维闪存存储器，单位单元(unitcell)通常为一个顶层选择门(topselectgate，简称tsg)对应9行交错排布的沟道通孔(channelhole)，其对应的晶片尺寸较大，使得形成的三维存储器的体积也较大。如何在不改变存储容量的基础上降低晶片尺寸，进而减小存储器的体积成为人们研究和关注的焦点。

技术实现要素：

为解决现有技术的不足，本发明提供一种三维存储器及其形成方法。

一方面，本发明提供一种三维存储器的形成方法，包括：

提供主体结构，所述主体结构包括衬底，形成于衬底上的叠层结构；

在所述叠层结构上形成顶层选择门和沟道通孔，使每个顶层选择门对应预设列的沟道通孔；

对所述沟道通孔进行填充形成立柱，至与所述叠层结构的上表面齐平；

刻蚀所述叠层结构至露出立柱顶部，并对露出的立柱顶部进行修剪形成塞结构；

形成覆盖所述塞结构的门极层，及覆盖所述门极层的第一氧化物层。

可选地，所述叠层结构，具体为：多层交错堆叠的氧化物层和氮化物层，所述氮化物层形成于相邻的氧化物层之间。

可选地，所述对所述沟道通孔进行填充形成立柱，至与所述叠层结构的上表面齐平，具体包括：

刻蚀所述叠层结构形成沟道通孔；在所述沟道通孔的侧壁和底层沉积多晶硅，并形成覆盖所述叠层结构上表面的第一多晶硅层；在含有多晶硅的沟道通孔中填充氧化物，并形成覆盖所述第一多晶硅层的第二氧化物层；

去除所述第二氧化物层及沟道通孔中的部分氧化物，形成沟道通孔凹槽；

在所述沟道通孔凹槽中填充多晶硅，并形成覆盖所述第一多晶硅层的第二多晶硅层；

去除所述第一多晶硅层和所述第二多晶硅层至呈现所述叠层结构的上表面，得到对所述沟道通孔进行填充形成的立柱，所述立柱的上表面与所述叠层结构的上表面齐平。

可选地，所述对露出的立柱顶部进行修剪形成塞结构，具体为：将露出的立柱顶部的外围去除形成塞结构。

可选地，所述形成覆盖所述塞结构的门极层，及覆盖所述门极层的第一氧化物层，具体包括：

形成第二氧化物层，所述第二氧化物层覆盖所述塞结构；

形成第二多晶硅层，所述第二多晶硅层覆盖所述第二氧化物层的上表面及叠层结构的上表面；

去除所述第二多晶硅层至呈现所述第二氧化物层的上表面，形成覆盖所述塞结构的门极层；

形成覆盖所述门极层的第一氧化物层。

可选地，每个顶层选择门对应8列交错排布的沟道通孔。

可选地，所述顶层选择门为波浪状，并与相邻的塞结构之间存在间距。

另一方面，本发明提供一种三维存储器，包括：

含有衬底和叠层结构的主体结构；

位于所述叠层结构上的顶层选择门和沟道通孔；

所述沟道通孔中的立柱；

对所述立柱的顶部进行修剪形成的塞结构；

覆盖所述塞结构的门极层和第一氧化物层。

可选地，每个顶层选择门对应8列交错排布的沟道通孔。

可选地，所述顶层选择门为波浪状，并与相邻的塞结构之间存在间距。

本发明的优点在于：

本发明中，通过对填充沟道通孔的立柱顶部进行修剪形成塞结构，较修剪前缩小了其上表面的直径，增大了相邻的两个塞结构之间的间距，并作为顶层选择门的通道，使得形成的三维存储器的单位单元(unitcell)由现有技术中的9行交错排布的沟道通孔变为8行交错排布的沟道通孔，缩小了占用面积，进而降低了晶片的尺寸需求，减小了三维存储器的体积及其制作成本。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

附图1为现有技术中单位单元的结构示意图；

附图2为本发明提供的一种三维存储器形成方法流程图；

附图3至附图6为本发明提供的对沟道通孔进行填充形成立柱的结构变化示意图；

附图7和附图8为本发明提供的形成塞结构的结构变化示意图；

附图9至附图11位本发明提供的形成名基层和第一氧化物层的结构变化示意图；

附图12为本发明提供的单位单元的结构示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

实施例一

根据本发明的实施方式，提供一种三维存储器的形成方法，如图2所示，包括：

提供主体结构，主体结构包括衬底，形成于衬底上的叠层结构；

在叠层结构上形成顶层选择门和沟道通孔，使每个顶层选择门对应预设列的沟道通孔；

对沟道通孔进行填充形成立柱，至与叠层结构的上表面齐平；

刻蚀叠层结构至露出立柱顶部，并对露出的立柱顶部进行修剪形成塞结构；

形成覆盖塞结构的门极层，及覆盖门极层的第一氧化物层。

优选地，本实施例中，衬底为硅衬底；

根据本发明的实施方式，叠层结构，具体为：多层交错堆叠的氧化物层(图中未标记)和氮化物层(图中未标记)，氮化物层形成于相邻的氧化物层之间；优选地，氧化物层为二氧化硅，氮化物层为氮化硅。

进一步地，在本实施例中，叠层结构的层数在本发明中不作具体限定，具体依需求而定。

根据本发明的实施方式，对沟道通孔进行填充形成立柱，至与叠层结构的上表面齐平，如图3至图6所示(附图中仅用其中的一个沟道通孔进行示意说明)，具体包括：

刻蚀叠层结构形成沟道通孔；在沟道通孔的侧壁和底层沉积多晶硅，并形成覆盖叠层结构上表面的第一多晶硅层；在含有多晶硅的沟道通孔中填充氧化物，并形成覆盖第一多晶硅层的第二氧化物层；

去除第二氧化物层及沟道通孔中的部分氧化物，形成沟道通孔凹槽；

在沟道通孔凹槽中填充多晶硅，并形成覆盖第一多晶硅层的第二多晶硅层；

去除第一多晶硅层和第二多晶硅层至呈现叠层结构的上表面，得到对沟道通孔进行填充形成的立柱，立柱的上表面与叠层结构的上表面齐平。

其中，通过低压化学气相沉积(lowpressurechemicalvapordeposition，简称lpcvd)的方法和/或等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition，简称pecvd)的方法沉积多晶硅，通过原子层沉积(atomiclayerdeposition，简称ald)的方法在含有多晶硅的沟道通孔中填充氧化物，并形成覆盖第一多晶硅层的第二氧化物层。

根据本发明的实施方式，刻蚀叠层结构至露出立柱顶部，并对露出的立柱顶部进行修剪(trim)形成塞结构，如图7和图8所示(附图中仅用其中的一个进行示意说明)，具体为：刻蚀叠层结构至露出立柱顶部，并将露出的立柱顶部的外围去除形成塞结构。

本发明中，对露出的立柱顶部进行修剪后，使得形成的塞结构的上表面的直径较修剪前立柱的上表面的直径减小，进而相邻的两个塞结构之间的间距变大，以作为顶层选择门(topselectgate，简称tsg)的通道，从而缩小占用面积，降低晶片尺寸需求。

根据本发明的实施方式，形成覆盖塞结构的门极层，及覆盖门极层的第一氧化物层，如图9至图11所示，具体包括：

形成第二氧化物层，第二氧化物层覆盖塞结构；

形成第二多晶硅层，第二多晶硅层覆盖第二氧化物层的上表面及叠层结构的上表面；

去除第二多晶硅层至呈现第二氧化物层的上表面，形成覆盖塞结构的门极层；

形成覆盖门极层的第一氧化物层。

其中，通过湿法氧化的方法形成第二氧化物层；通过低压化学气相沉积的方法和/或等离子体增强化学气相沉积的方法形成第二多晶硅层；采用化学机械研磨(chemicalmechanicalpolishing，简称cmp)工艺去除第二多晶硅层至呈现第二氧化物层的上表面。

根据本发明的实施方式，如图12所示的俯视图，每个顶层选择门对应8列交错排布的沟道通孔。

其中，顶层选择门为波浪状，并与相邻的塞结构之间存在间距。

本发明中，相邻的两个沟道通孔之间的间距相等，进而相邻的两个塞结构之间的间距相等；例如，d＝e＝156微米，每个塞结构上表面的直径c小于75微米，则相邻的两个塞结构之间的间距在80微米左右；形成的顶层选择门的关键尺寸f约为50微米，因此，顶层选择门与相邻的塞结构之间存在约为15微米的间距。

进一步地，本发明中，通过对填充沟道通孔的立柱顶部进行修剪形成塞结构，使得相邻的两个塞结构之间的间距变大，并作为顶层选择门的通道，从而形成的三维存储器的单位单元(unitcell)由现有技术中的9行交错排布的沟道通孔变为8行交错排布的沟道通孔，其占用面积相对减小了约8.8％；进而降低了晶片的尺寸需求，减小了三维存储器的体积及其制作成本。

实施例二

根据本发明的实施方式，提供一种三维存储器，包括：

含有衬底和叠层结构的主体结构；

位于叠层结构上的顶层选择门和沟道通孔；

沟道通孔中的立柱；

对立柱进行修剪形成的塞结构；

覆盖塞结构的门极层和第一氧化物层。

根据本发明的实施方式，每个顶层选择门对应8列交错排布的沟道通孔。

根据本发明的实施方式，顶层选择门为波浪状，并与相邻的塞结构之间存在间距。

本发明中，通过对填充沟道通孔的立柱顶部进行修剪形成塞结构，增大了相邻的两个塞结构之间的间距，并作为顶层选择门的通道，使得形成的三维存储器的单位单元(unitcell)由现有技术中的9行交错排布的沟道通孔变为8行交错排布的沟道通孔，其缩小了占用面积，进而降低了晶片的尺寸需求，减小了三维存储器的体积及其制作成本。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。