集成压敏电阻的制作方法

本实用新型涉及压敏电阻技术领域，尤其涉及一种体积小的集成压敏电阻。

背景技术：

传统的电路元件，压敏电阻为单颗压敏芯片，多路保护电路中需用到多颗压敏电阻，多颗单芯片的压敏电阻占用空间大，增大整个电路的体积，每颗压敏电阻需重复插件焊接，同时增大了电路焊接的电气风险。

技术实现要素：

本实用新型所要解决的技术问题是如何提供一种体积小、插件焊接次数少以及生产效率高的集成压敏电阻。

为解决上述技术问题，本实用新型所采取的技术方案是：一种集成压敏电阻，其特征在于：包括压敏电阻集成芯片，所述压敏电阻集成芯片包括两颗以上的压敏电阻芯片，所述的两颗以上的压敏电阻芯片从上到下或从左到右排列，所述压敏电阻集成芯片的上、下侧或左、右侧以及压敏电阻集成芯片中每两个压敏电阻芯片之间各焊接有一个电极，所有的电极的自由端位于所述集成压敏电阻的下侧，所述集成压敏电阻的外侧设有保护层，所述保护层将整个所述压敏电阻集成芯片以及部分电极包裹，使所述电极的自由端裸露在外。

进一步的技术方案在于：所述压敏电阻集成芯片包括左、右排列的两颗压敏电阻芯片，所述压敏电阻集成芯片的左、右侧以及压敏电阻集成芯片中两颗压敏电阻芯片之间各焊接有一根针式电极，所述针式电极的下端为自由端，所述保护层将整个所述压敏电阻集成芯片以及针式电极的上端包裹，使每根针式电极的自由端裸露在外。

进一步的技术方案在于：所述压敏电阻集成芯片包括左、右排列的三颗压敏电阻芯片，所述压敏电阻集成芯片的左、右侧以及压敏电阻集成芯片中每两颗压敏电阻芯片之间各焊接有一根针式电极，所述针式电极的下端为自由端，所述保护层将整个所述压敏电阻集成芯片以及针式电极的上端包裹，使每根针式电极的自由端裸露在外。

进一步的技术方案在于：所述压敏电阻集成芯片包括上、下排列的两颗压敏电阻芯片，所述压敏电阻集成芯片的上、下侧以及压敏电阻集成芯片中两颗压敏电阻芯片之间各焊接有一片电极片，所述电极片的下端为自由端，延伸至所述集成压敏电阻的下侧，所述保护层将整个所述压敏电阻集成芯片以及电极片自由端以外的电极片包裹，使每片电极片的自由端裸露在外。

进一步的技术方案在于：所述压敏电阻集成芯片包括上、下排列的三颗压敏电阻芯片，所述压敏电阻集成芯片的上、下侧以及压敏电阻集成芯片中每两颗压敏电阻芯片之间各焊接有一片电极片，所述电极片的下端为自由端，延伸至所述集成压敏电阻的下侧，所述保护层将整个所述压敏电阻集成芯片以及电极片自由端以外的电极片包裹，使每片电极片的自由端裸露在外。

进一步的技术方案在于：所述压敏电阻芯片为圆形、方形或多边形。

进一步的技术方案在于：所述压敏电阻芯片的型号相同或不同。

进一步的技术方案在于：所述保护层的制作材料为高温涂装粉、低温涂装粉、环氧树脂或塑料。

进一步的技术方案在于：所述电极的制作材料为裸铜、镀锡铜、镀银铜、铝或镀锡钢。

进一步的技术方案在于：所述电极片为圆形、方形、半圆形或不规则形。

采用上述技术方案所产生的有益效果在于：所述集成压敏电阻中多颗压敏电阻通过电极焊接在一起，相比多个单颗压敏电阻成品占用体积小，减少了加工工序，在多路保护电路中使用时减少了插件的次数。此外，通过多颗压敏电阻芯片串联焊接，可实现不同参数的压敏电阻，具有使用方便的特点。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

图1是本实用新型实施例一所述集成压敏电阻的结构示意图；

图2是本实用新型实施例二所述集成压敏电阻的结构示意图；

图3是本实用新型实施例三所述集成压敏电阻的分解结构示意图；

图4是本实用新型实施例三所述集成压敏电阻的剖视结构示意图；

图5是本实用新型实施例三所述集成压敏电阻的仰视图；

图6是本实用新型实施例四所述集成压敏电阻的分解结构示意图；

图7是本实用新型实施例四所述集成压敏电阻的剖视结构示意图；

图8是本实用新型实施例四所述集成压敏电阻的仰视图；

其中：1、压敏电阻芯片2、保护层3、针式电极4、电极片。

具体实施方式

下面结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。

总体的，本实用新型公开了一种集成压敏电阻，包括压敏电阻集成芯片，所述压敏电阻集成芯片包括两颗以上的压敏电阻芯片1，所述的两颗以上的压敏电阻芯片1从上到下或从左到右排列。所述压敏电阻集成芯片的上、下侧或左、右侧以及压敏电阻集成芯片中每两个压敏电阻芯片1之间各焊接有一个电极。所有的电极的自由端位于所述集成压敏电阻的下侧，所述集成压敏电阻的外侧设有保护层2，所述保护层将整个所述压敏电阻集成芯片以及部分电极包裹，使所述电极的自由端裸露在外，电极用于与其它器件连接。

所述集成压敏电阻中多颗压敏电阻通过电极焊接在一起，相比多个单颗压敏电阻成品占用体积小，减少了加工工序，在多路保护电路中使用时减少了插件的次数。此外，通过多颗压敏电阻芯片串联焊接，可实现不同参数的压敏电阻，具有使用方便的特点。

具体的，电极的形式主要有两种，第一种为针式电极，第二种为电极片，实施例一和实施例二中所述集成压敏电阻使用的是针式电极，实施例三和实施例四中所述集成压敏电阻使用的是电极片。

实施例一

如图1所示，本实用新型实施例公开了一种集成压敏电阻，包括压敏电阻集成芯片，所述压敏电阻集成芯片包括左、右排列的两颗压敏电阻芯片1。所述压敏电阻集成芯片的左、右侧以及压敏电阻集成芯片中两颗压敏电阻芯片1之间各焊接有一根针式电极3，所述针式电极3的下端为自由端。所述保护层2将整个所述压敏电阻集成芯片以及针式电极3的上端包裹，使每根针式电极3的自由端裸露在外。本实施例中左、右排列的两颗压敏电阻芯片1通过一条针式电极3串联焊接到一起，所述保护层使用涂装粉制备。

实施例二

如图2所示，本实用新型实施例公开了一种集成压敏电阻，包括压敏电阻集成芯片，所述压敏电阻集成芯片包括左、右排列的三颗压敏电阻芯片1。所述压敏电阻集成芯片的左、右侧以及压敏电阻集成芯片中每两颗压敏电阻芯片1之间各焊接有一根针式电极3，所述针式电极3的下端为自由端。所述保护层2将整个所述压敏电阻集成芯片以及针式电极3的上端包裹，使每根针式电极3的自由端裸露在外。本实施例中左、右排列的三颗压敏电阻芯片1通过两条针式电极3串联焊接到一起，所述保护层使用涂装粉制备。

实施例三

如图3-4所示，本实用新型实施例公开了一种集成压敏电阻，包括压敏电阻集成芯片，所述压敏电阻集成芯片包括上、下排列的两颗压敏电阻芯片1。所述压敏电阻集成芯片的上、下侧以及压敏电阻集成芯片中两颗压敏电阻芯片1之间各焊接有一片电极片4，所述电极片4的下端为自由端，延伸至所述集成压敏电阻的下侧。所述保护层2将整个所述压敏电阻集成芯片以及电极片4自由端以外的电极片包裹，使每片电极片4的自由端裸露在外。本实施例中，所述保护层使用环氧树脂制备。上、下排列的两颗压敏电阻芯片1通过一片电极片4串联焊接到一起。上下侧以及两颗压敏电阻芯片之间的电极片的自由端位于所述集成压敏电阻的下侧，如图5所示。

实施例四

如图6-7所示，本实用新型实施例公开了一种集成压敏电阻，包括压敏电阻集成芯片，所述压敏电阻集成芯片包括上、下排列的三颗压敏电阻芯片1。所述压敏电阻集成芯片的上、下侧以及压敏电阻集成芯片中每两颗压敏电阻芯片1之间各焊接有一片电极片4，所述电极片4的下端为自由端，延伸至所述集成压敏电阻的下侧。所述保护层2将整个所述压敏电阻集成芯片以及电极片自由端以外的电极片4包裹，使每片电极片4的自由端裸露在外。本实施例中，所述保护层使用环氧树脂制备。上、下排列的三颗压敏电阻芯片1通过两片电极片4串联焊接到一起。上下侧以及两颗压敏电阻芯片之间的电极片的自由端位于所述集成压敏电阻的下侧，如图8所示。

需要说明的是，所述压敏电阻芯片1的形状可以为圆形、方形、多边形或其它形状。压敏电阻集成芯片中，所述压敏电阻芯片1的型号可以相同或不同。所述保护层2的制作材料可以为高温涂装粉、低温涂装粉、环氧树脂、塑料或其它保护材料。所述电极的制作材料可以为裸铜、镀锡铜、镀银铜、铝、镀锡钢或其它金属导体。实施例三至实施例四中，所述电极片4的形状可以为圆形、方形、半圆形或不规则形。

以上实施例做出的集成压敏电阻的体积都比传统多颗单芯片压敏电阻的总体积小，在保证原压敏电阻电性的同时，有效的减小了器件的总占用面积，实施例一，二为插件式集成压敏电阻电子元器件，相对传统单颗芯片压敏电阻生产工艺简单，生产效率高，使用时只需插件一次；实施例三，四为贴片式集成压敏电阻电子元器件，保证原压敏电阻电性的同时，减小了竖直方向的尺寸，相对于传统插件式压敏电阻更容易焊接，使用方便适用于对高度有要求的电路中。

实施一与实施例二区别在与，两者使用的压敏电阻芯片个数不一样，前者使用两颗，后者使用三颗；实施例三与实施例四区别在与，两者使用的压敏电阻芯片个数不一样，前者使用两颗，后者使用三颗；实施例一，二与实施例三，四区别在于，两者使用的保护材料与使用方式不一样，前者使用涂装粉涂装为插件式，后者使用环氧树脂包裹为贴片式。