单片半导体器件和半导体器件的制作方法

本公开一般涉及半导体器件，并且更具体地，涉及用于单片集成的功率器件和控制逻辑的半导体器件。

背景技术：

半导体晶片或衬底可以用各种基底衬底材料制成，例如用硅(Si)、锗、磷化铝、砷化铝、砷化镓(GaAs)、氮化镓(GaN)、氮化镓之上的氮化铝镓(AlGaN/GaN)、磷化铟、碳化硅(SiC)或用于结构支撑的其它体材料。多个半导体管芯形成在由非有源的管芯间衬底区或锯道(saw street)分开的晶片上。锯道提供切割区以将半导体晶片分割成单独的半导体管芯。

功率金属氧化物半导体场效应晶体管(MOSFET)通常用于切换相对较大的电流。许多应用需要数个功率MOSFET，例如以独立地控制不同负载中的电流。例如，汽车可能需要分开的功率MOSFET来切换通过上下滚动窗户、调整后视镜和调整汽车座椅的位置的致动器的电流。功率MOSFET还可以用于将电流切换到窗户和镜子内的加热元件，或者用作将电池电压转换为另一电压的开关模式电源的一部分。在这种应用中，电流可能相对较高，导致需要高密度、低损耗的开关，从而导致高效率。

用于切换电流的每个功率器件需要控制逻辑来确定何时接通和断开开关。通常，用于每个功率器件的控制逻辑位于控制逻辑半导体封装中，并且功率器件中的每一个被分开地封装并放置在公共印刷电路板(PCB)上或远离控制逻辑封装。多个分开的半导体封装增加了成本并消耗了PCB面积。

技术实现要素：

本实用新型要解决的一个问题是提供改进的单片半导体器件和改进的半导体器件。

根据本实用新型的一个方面，提供了一种单片半导体器件，包括：衬底，所述衬底具有部分地延伸通过所述衬底的开口；形成在所述开口内的半导体材料；形成在所述半导体材料内的功率半导体器件；控制逻辑电路，形成在所述开口外部的所述衬底的一部分中以控制所述功率半导体器件；以及第一隔离沟槽，形成在所述半导体材料中以隔离所述功率半导体器件和所述控制逻辑电路。

在一个实施例中，所述功率半导体器件包括垂直功率半导体器件。

在一个实施例中，所述单片半导体器件还包括形成在所述开口外部的所述衬底的所述一部分中的第二隔离沟槽，以将第一控制逻辑电路与第二控制逻辑电路隔离。

在一个实施例中，所述单片半导体器件还包括形成在所述功率半导体器件和所述控制逻辑电路之上的互连结构。

在一个实施例中，所述衬底包括绝缘体上硅SOI衬底。

根据本实用新型的另一方面，提供了一种半导体器件，包括：衬底；功率区域，形成在所述衬底的第一部分中，其中所述功率区域包括功率半导体器件；控制区域，形成在所述衬底的第二部分中，其中所述控制区域包括控制所述功率半导体器件的控制逻辑电路；以及第一隔离沟槽，形成在所述功率区域和所述控制区域之间，以隔离所述控制逻辑电路和所述功率半导体器件。

在一个实施例中，所述功率半导体器件包括垂直功率半导体器件。

在一个实施例中，所述半导体器件还包括形成在所述控制区域中的第二隔离沟槽，以将第一控制逻辑电路与第二控制逻辑电路隔离。

在一个实施例中，所述半导体器件还包括形成在所述功率区域和所述控制区域之上的互连结构。

在一个实施例中，所述衬底包括绝缘体上硅SOI衬底。

本实用新型的一个有益技术效果是提供了改进的单片半导体器件和改进的半导体器件。

附图说明

图1a-图1b例示了具有被锯道分开的多个半导体管芯的半导体衬底；

图2a-图2t例示了在SOI衬底中形成功率区域和控制区域的过程；

图3a-图3h例示了在用于功率MOSFET的功率区域中形成垂直栅极结构的过程；

图4a-图4f例示了在用于功率MOSFET的控制区域中形成控制逻辑的过程；

图5例示了具有漏极感测的引线框架中的半导体器件；

图6a-图6e例示了在非SOI衬底中形成功率区域和控制区域；和

图7a-图7b例示了二极管桥构造中的半导体器件。

具体实施方式

要求优先权

本申请要求2016年7月18日由Jefferson W.HALL和Gordon M.GRIVNA提交的美国临时申请No.62/363,449的权益，该申请通过引用并入本文。

以下参考附图描述了一个或多个实施例，附图中相同的附图标记表示相同或相似的元件。尽管以实现某些目标的最佳方式描述了附图，但是描述旨在涵盖可以包括在本公开的精神和范围内的替换方案、修改和等同物。本文所用的术语“半导体管芯”是指单数和复数形式的单词，因此可以指单个半导体器件和多个半导体器件。

图1a示出了具有基底衬底材料102的半导体晶片或衬底100，基底衬底材料102诸如是Si、锗、磷化铝、砷化铝、GaAs、GaN、AlGaN/GaN、磷化铟、SiC或用于结构支撑的其它体材料。半导体衬底100的宽度或直径为100-450毫米(mm)，厚度为约700-800微米(μm)。多个半导体管芯104形成在由非有源的管芯间衬底区或锯道106分开的衬底100上。锯道106提供切割区以将半导体衬底100分割成单独的半导体管芯104。

图1b示出了半导体衬底100的一部分的截面图。每个半导体管芯104包括背表面108和有源表面或区域110，该有源表面或区域110包含实现为形成在管芯内并根据管芯的电气设计和功能而电气互连的有源器件、无源器件、导电层和电介质层的模拟或数字电路。例如，电路可以包括形成在有源表面或区域110内以实现模拟电路或数字电路的一个或多个晶体管、二极管和其它电路元件。半导体管芯104还可以包含功率器件、控制逻辑、数字信号处理器(DSP)、微控制器、ASIC、标准逻辑、放大器、时钟管理部、存储器、接口电路、光电子器件和其它信号处理电路。半导体管芯104还可以包含用于RF信号处理的集成无源器件(IPD)，例如电感器、电容器和电阻器。具体地，半导体管芯104包含具有相对较高密度的一个或多个单片集成的垂直定向的功率器件和相关联的控制逻辑。

以下图例示了在与用于切换功率MOSFET的控制逻辑的公共的管芯上制造高密度功率MOSFET。在图2a中，绝缘体上硅(SOI)衬底120包括基底衬底或处理晶片122。基底衬底122被施主掺杂剂原子相对重掺杂(N++)。施主掺杂剂原子向硅晶格提供了额外的电子以提供负的或N型区域。受主掺杂剂原子在硅晶格中产生电子空穴以提供正的或P型区域。

N型外延(EPI)层124可以在基底衬底122上生长。晶片126被施主原子相对轻掺杂。晶片126和基底衬底122各自具有在晶片的表面上生长的氧化物层。晶片126和基底衬底122上的氧化物层被清洗并原子接合以形成掩埋氧化物(BOX)层128。基底衬底122和通过BOX层128接合到晶片126的EPI层124形成SOI衬底120。在一些实施例中，形成高电压功率MOSFET，EPI层124可以生长到更大的厚度。SOI衬底120将漏极区域与控制逻辑区域解耦。

在图2b中，在SOI衬底120的晶片126之上形成氧化物层130。在氧化物层130之上形成氮化物层132。如图2c所示，在功率区域140a和140b中的晶片126、BOX层128、氧化物层130和氮化物层132的一部分被去除，以形成部分地延伸穿过SOI衬底120来容纳稍后形成的功率MOSFET的开口134。通过激光直接消融(LDA)、等离子体蚀刻或蚀刻过程的组合来去除层。晶片126、BOX层128、氧化物层130和氮化物层132剩余在控制区域144内，作为稍后形成的控制逻辑的隔离。图2d例示了具有被控制区域144分开的功率区域140a和140b的SOI衬底120的平面图。控制区域144可以相对于功率区域140a和140b居中定位，或者设置在半导体管芯104上的任何其它位置。例如，控制区域144可以设置在半导体管芯104的周边和相对于控制区域居中设置的功率区域140a和140b周围的一个或多个位置处。

图2e例示了突出在形成CMOS控制逻辑的控制区域144与形成垂直功率MOSFET的功率区域140a或140b之间的边界148周围的SOI衬底120的较小部分146。虽然所公开的示例将功率器件例示为垂直功率MOSFET，但是其它功率器件也可以形成在功率区域140a和140b中。半导体管芯104可以具有单片形成的多个功率器件，每个功率器件具有伴随的控制逻辑。

在图2f中，形成氧化物层150以隔离晶片126和BOX层128的侧壁152。氧化物层150在功率区域140a和140b中在EPI层124之上延伸。图2f和随后的图继续示出了突出在控制区域144和功率区域140b之间的边界148周围的SOI衬底120的较小部分146，与图2e类似。在图2g中，通过等离子体蚀刻或其它蚀刻过程去除跨越功率区域140a和140b中的EPI层124的氧化物层150，留下垂直定向在晶片126和BOX层128的侧壁152上的氧化物层150。通过等离子体蚀刻或其它蚀刻过程去除氮化物层132以暴露氧化物层130。图2h示出了具有功率区域140a和140b以及在控制区域144之上的剩余氧化物层130的SOI衬底120的平面图。

在图2i中，对SOI衬底120的EPI层124执行选择性EPI生长，以在功率区域140a和140b内形成EPI层160。EPI层160与氧化物层150之间的边界处的区域162通常包含原子晶格中的缺陷。选择性EPI生长提供具有从EPI层124向上接近完美的原子晶格的硅，同时留下靠近氧化物层150的相对较小的缺陷区域162。在一些实施例中，EPI层160具有与晶片126不同的掺杂剂原子浓度。所公开的制造过程提供了在多个控制区域144与功率区域140a和140b之间具有各种掺杂剂浓度、掺杂剂类型或掺杂剂厚度的灵活性。因此，通过使用多个掩模的分开的选择性EPI生长步骤，每个功率器件可以以不同的掺杂分布来形成。图2j示出了在功率区域140a和140b中具有EPI层160的SOI衬底120的平面图。

在图2k中，在功率区域140a和140b中，在EPI层160之上形成衬垫氧化物164。在图2l中，在包括通过区域162的功率区域140a和140b周围形成隔离沟槽166，以去除EPI层160与氧化物层150相遇处的缺陷。隔离沟槽166具有环形、矩形或其它包围形状并且延伸穿过EPI层160并且部分地进入EPI层124。氧化物层168共形地施加于功率区域140a和140b中的EPI层160之上和控制区域144中的氧化物层130之上以及进一步在隔离沟槽166的侧壁上。多晶硅材料170可以沉积在氧化物层168之上的隔离沟槽166的剩余部分中，以在功率区域140a和140b中形成隔离结构172。可替换地，隔离沟槽166用氧化物层168填充。隔离结构172将功率区域140a和140b中的功率器件与控制区域144中的控制逻辑隔离。

在控制区域144中形成隔离沟槽174以将控制区域144a与控制区域144b隔离。隔离沟槽166和174可以通过LDA、等离子体蚀刻或其它蚀刻过程来形成。在控制区域144中，隔离沟槽174具有环形、矩形或其它包围形状，并且延伸穿过晶片126到BOX层128。氧化物层168共形地施加在隔离沟槽174的侧壁上。多晶硅材料170可以沉积在氧化物层168之上的隔离沟槽174的剩余部分中以在控制区域144中形成隔离结构175。可替换地，隔离沟槽174用氧化物层168或其它电介质填充。隔离沟槽174在控制区域144a和144b中隔离多个功率器件之间的控制逻辑。图2m示出了具有隔离沟槽166和174以及氧化物层168的SOI衬底120的平面图。

附加的隔离沟槽166可以与在公共SOI衬底120上单片集成的更多功率器件一起使用。在一些实施例中，在其中需要附加的隔离(例如，用于高电压终止)的情况下，形成较宽的隔离区域或图2n和2o中的多个同心沟槽环166a和166b。

图2p示出了替换实施例，其具有与图2l类似地形成的隔离沟槽166，然后进行延伸到基底衬底122中的更深的氧化物间隔物蚀刻。同样地，隔离沟槽174与图2l类似地形成，然后进行延伸到基底衬底EPI层124中的更深的氧化物间隔物蚀刻。氧化物间隔物蚀刻用磷掺杂多晶硅176填充以在功率区域140a和140b中产生从SOI衬底120的顶表面到基底衬底122的导电沟道，并且进一步在控制区域144a和144b中产生从SOI衬底120的顶表面到EPI层124的导电沟道。延伸到基底衬底122和EPI层124中的多晶硅176提供了到功率器件衬底的顶表面连接，该连接可以使用金属布线路由到控制区域144中的控制逻辑。多晶硅176允许控制逻辑来感测功率区域140a和140b中的功率器件的漏极电压。对于具有由控制逻辑感测的较高漏极电压的实施例，可以在多晶硅176周围形成附加沟槽。

返回到图2l，例如以平行布置跨越功率区域140a和140b形成垂直栅极沟槽180。栅极沟槽180的宽度W₁约为0.3μm。栅极沟槽180之间的宽度W₂约为0.5μm。在功率区域140a和140b的栅极沟槽180周围形成高电压终止沟槽182。图2r示出了具有栅极沟槽180和栅极沟槽周围的终止沟槽182的SOI衬底120的平面图。

图3a-图3h例示了在功率区域140a和140b中的栅极沟槽180和高电压终止沟槽182中形成功率MOSFET的垂直栅极结构的进一步细节。在图3a中，栅极氧化物层184共形地施加在EPI层160之上并进入栅极沟槽180和终止沟槽182中。氮化物层186共形地施加在EPI层160上的栅极氧化物层184之上并进入栅极沟槽180和终止沟槽182。栅极沟槽180中的开口的宽度W₃在形成氮化物层186之后约为0.16μm。在图3b中，氧化物层188在氮化层186之上共形地施加到栅极沟槽180和终止沟槽182中。磷掺杂多晶硅190沉积到栅极沟槽180中以形成功率MOSFET的场板。栅极沟槽180中的磷掺杂多晶硅190的宽度W₄为约0.1μm。磷掺杂多晶硅190也沉积到终止沟槽182中。

在图3c中，栅极沟槽180中的多晶硅190的一部分通过LDA、等离子体蚀刻或其它蚀刻过程被去除到深度D1为1.0μm或更小。终止沟槽182中的多晶硅190的一部分也通过LDA、等离子体蚀刻或其它蚀刻过程被去除。在图3d中，氧化物层188的一部分被湿蚀刻或其它蚀刻过程去除到多晶硅190之下。在蚀刻过程之后，多晶硅190的端部在栅极沟槽180和终止沟槽182中的剩余氧化物层188之上延伸。在图3e中，氧化物层192形成在栅极沟槽180和终止沟槽182中的多晶硅190的暴露端部之上。在图3f中，在栅极沟槽180和终止沟槽182中形成氧化物层194，以使多晶硅190之上的氧化物平滑。在图3g中，通过湿蚀刻或其它蚀刻技术去除氮化物层186的暴露部分。在氧化物层192、氧化物层194和栅极氧化物层184之上形成高温氧化物(HTO)层196。在图3h中，沉积磷掺杂多晶硅200以填充栅极沟槽100作为功率MOSFET的垂直栅极结构202。表面204经历化学机械平面化或其它去除技术。

图2s示出了在图3a-图3h中形成用于功率区域140a和140b中的功率MOSFET的垂直栅极结构202之后的SOI衬底120。图2t示出了在功率区域140a和140b中具有垂直栅极结构202的SOI衬底120的平面图。功率MOSFET是高密度垂直功率半导体器件。

图4a-图4f示出了在控制区域144a和144b中形成互补金属氧化物半导体(CMOS)控制逻辑以及在功率区域140a和140b中形成功率MOSFET的掺杂区域的过程。SOI衬底120被定向以示出控制区域144a和144b的进一步细节。在图4a中，在晶片126的控制区域144b中形成P型阱区域210，并且在晶片126的控制区域144a中形成P型阱区域212。在晶片126中形成一个或多个晶体管(包括P阱区域210和212)作为控制逻辑电路213a和213b，以实现控制功率区域140a和140b中的功率MOSFET的必要功能。在一些实施例中，其它CMOS、双极或DMOS模拟和混合信号晶体管以及其它分立器件被用于形成晶片126的控制区域144a和144b中的控制逻辑。

在功率区域140a和140b中的栅极结构202之间形成P型区域214作为功率MOSFET的沟道区域。在一些实施例中，可以使用电荷平衡超级结(superjunction)。图4b示出了具有用于各种控制逻辑晶体管的形成在晶片126的控制区域144b中的P型阱区域210、形成在控制区域144a中的P型阱区域212以及形成在功率区域140a和140b中的栅极结构202之间的P型区域214的SOI衬底120的平面图。

在图4c中，在SOI衬底120之上形成互连结构220。互连结构220包括穿过绝缘层224形成的导电通孔222，以连接到形成在控制区域144a和144b中的控制逻辑晶体管。导电通孔222还连接到功率区域140a和140b中的P型区域214和栅极结构202。导电层226形成在绝缘层224和导电通孔222之上。绝缘层228形成在导电层226和绝缘层224之上。导电层226和导电通孔222为控制电路213a和213b提供电气互连以在控制区域140a和140b中控制功率器件。可以形成附加的诸如230的绝缘层、导电层226和导电通孔232，用于电气互连和布线。

导电插塞234作为通过导电通孔222到功率区域140a和140b中的功率MOSFET的前端源极触件操作，并且被构造成用于通过夹子、接合线或其它适当的机构耦接到功率MOSFET的源极的引线框架。导电层236将电气信号从控制区域144a和144b中的控制逻辑路由到用于通过线接合或其它适当的连接方法连接到引线框架的接触衬垫。绝缘层或密封剂238形成在导电层236和导电插塞234之上，以用于环境保护和结构完整性。穿过绝缘层238蚀刻开口，以暴露导电插塞234和导电层236的接触衬垫，用于随后的互连。

在图4d中，SOI衬底120被示出为倒置以利用穿过基底衬底122和EPI层124的背面蚀刻形成沟槽240。在一个实施例中，使用等离子体蚀刻来形成沟槽240。沟槽240提供SOI衬底120上的多个功率区域140和控制区域144之间的横向隔离。沟槽240将基底衬底122分开为连接到形成在功率区域140a中的功率MOSFET的漏极的部分122a和连接到形成在功率区域140b中的功率MOSFET的漏极的部分122b。因此，沟槽240提供半导体管芯104上的多个漏极区域的隔离。EPI层124同样被分开为部分124a和124b。在一些实施例中，在功率区域140a和控制区域144之间形成诸如240的附加沟槽，以使得基底衬底122的部分122a与功率区域140a中的功率MOSFET隔离，并且作为位于控制区域144之上的岛状物。沟槽240可以横向延伸到沟槽166，使得基底衬底122和EPI层124直接剩余在功率区域140之上，并且在控制区域144之上被完全去除。然而，基底衬底122和EPI层124保持在控制区域144之上延伸以改善管芯强度和晶片背面的平面度。在控制区域144之上延伸的基底衬底122还允许通过BOX层128形成导电通孔，以将控制逻辑电路系统耦接到相应的功率MOSFET。

在图4e中，绝缘或钝化层242形成在基底衬底122之上，包括在沟槽240中。绝缘层242包括用于形成漏极触件244的功率区域140之上的开口。图4f例示了形成钝化层242和漏极触件244之后的半导体器件250的平面图。半导体器件250包括形成在功率区域140a和140b中的两个单片集成的垂直功率MOSFET，以及形成在控制区域144中用于垂直功率MOSFET中的每一个的分开隔离的模拟、数字或混合信号控制逻辑。功率器件中的每一个可以通过改变针对特定功率器件的EPI层的厚度以及改变功率器件的沟槽深度而以不同的电压操作。

沟槽240围绕功率区域140a和140b并且在基底衬底122的部分122a和部分122b之间产生横向间隔。沟槽240将功率区域140a中的功率MOSFET的漏极端子与功率区域140b中的功率MOSFET的漏极端子电气地隔离。控制逻辑和功率器件漏极端子之间的垂直隔离由掩埋氧化物层128来提供。基底衬底122的部分122a包括在控制区域144a下方延伸的分支，并且部分122b在控制区域144b下方延伸，使得控制逻辑能够使用通过BOX层128的导电通孔与形成在功率区域140a中的功率MOSFET的漏极接触。如果使用接合线将控制区域144耦接到漏极引线框架触件，或者如果不需要背面连接，则基底衬底122可以在控制区域144下方被完全去除。去除控制区域144下方的基底衬底122和EPI层124的附加材料或者将材料与所有功率器件电气地隔离，从而减少由高电压漏极触件引起的控制逻辑中的干扰。

半导体器件250设置在引线框架上并且通过冶金接合而附接在漏极触件244和引线框架之间。从引线框架到源极触件234的夹子为垂直功率MOSFET中的每一个提供了外部源极触件。类似地，漏极触件244可以通过接合线或夹子路由到半导体器件250的顶表面，例如，用于漏极感测。接合线用于将其它引线框架触件耦接到控制区域144的端子，用于控制形成在功率区域140a和140b中的功率MOSFET所需的信号的I/O。半导体器件250是密封的电气互连并被分割以完成封装。

半导体器件250使用SOI衬底或非SOI衬底将集成的单片半导体封装中的一个或多个功率器件和完全隔离(功率MOSFET的源极、漏极和栅极以及控制逻辑)的控制逻辑组合。功率器件和控制逻辑可以是半导体管芯102中具有从有源表面110到背表面108的垂直导电路径的基于横向或高密度垂直沟槽的半导体器件。导电层226和236在第一主表面上提供用于控制逻辑电路213a和213b的电气互连。导电层234在第一主表面上提供用于功率MOSFET的电气互连(例如，源极连接)。导电层244在第二主表面上提供用于功率MOSFET的电气互连(例如，漏极连接)。半导体器件250基于垂直厚度和/或沟槽深度提供用于不同电压的灵活平台。包含一个或多个隔离的功率器件和相关联的控制逻辑的半导体器件250可以用于许多应用中，例如用于汽车、开关模式电源和用于正弦波整流的二极管桥。

图5例示了设置在具有引线指252a-252h的分离引线框架252中的半导体器件250。接合线254耦接在功率区域140a中的功率MOSFET的漏极处的引线指252a与用于漏极感测的控制区域144a中的控制逻辑之间。引线指252b和252c通过接合线耦接到控制区域144a和控制区域144b。接合线256耦接在功率区域140b中的功率MOSFET的漏极处的引线指252d与用于漏极感测的控制区域144b中的控制逻辑之间。引线指252e耦接到功率区域140a中的功率MOSFET的源极。引线指252f和252g通过接合线耦接到控制区域144a和控制区域144b。引线指252h通过接合线耦接到功率区域140b中的功率MOSFET的源极。

图6a-图6e例示了在非SOI衬底258上单片地集成隔离的垂直功率器件和控制逻辑的替换实施例。图6a示出了用施主原子掺杂的N型基底衬底260。在基底衬底260上生长P型EPI层262。在图6b中，EPI层262的部分264被受主原子掺杂为N型区域，作为在功率区域140b中要形成的功率MOSFET的漏极连接的部分。掩埋层266形成在控制区域144中的EPI层262中，用于隔离和低电阻路径。在EPI层262之上形成绝缘层268。

在图6c中，在EPI层262之上生长N型EPI层270。EPI层270的部分272被施主原子掺杂，以形成作为功率区域140b的漏极端子的一部分的重掺杂N型区域。EPI层270的部分274附加地被施主原子掺杂以形成用于控制区域144的N阱的重掺杂N型区域。EPI层270的部分276被受主原子掺杂用于控制区域144的P阱。形成绝缘填充的沟槽280以将功率区域140a和140b与控制区域144隔离。隔离沟槽280形成功率区域140a和140b周围的同心环，或以其它方式在功率区域140和控制区域144之间完全延伸。形成绝缘填充的沟槽282和284以横向地隔离N阱274和P阱276。

用于功率MOSFET的栅极结构290形成在功率区域140a和140b内，与图3a-图3h类似。在栅极结构290周围形成高电压终止沟槽292，与图2l类似。控制区域144中的MOSFET和功率区域140a和140b的掺杂区域与图4a-图4f类似。

在图6d中，互连结构300包括穿过绝缘层304形成的导电通孔302，以连接到形成在控制区域144中的控制逻辑晶体管。导电层306形成在绝缘层304和导电通孔302之上。绝缘层308形成在导电层306和绝缘层304之上。可以形成附加的诸如310的绝缘层、导电层306和导电通孔312，用于电气互连和布线。

导电插塞314作为通过导电通孔302到功率区域140a和140b中的功率MOSFET的前端源极触件操作，并且被构造成用于通过夹子、接合线或其它适当的机构耦接到功率MOSFET的源极的引线框架。漏极触件346可以通过接合线或夹子路由到半导体器件340的顶表面，例如，用于漏极感测。导电层316将电气信号从控制区域144a和144b中的控制逻辑路由到用于通过线接合或其它适当的连接方法连接到引线框架的接触衬垫。绝缘层或密封剂320形成在导电层316和导电插塞314之上，以用于环境保护和结构完整性。穿过绝缘层320蚀刻开口，以暴露导电插塞314和导电层316的接触衬垫，用于随后的互连。

在图6e中，半导体器件340被示出为倒置以利用背面蚀刻(例如，等离子体蚀刻)形成沟槽342。沟槽342将功率区域140a中的功率MOSFET的漏极端子与功率区域140b中的功率MOSFET的漏极端子电气地隔离。沟槽342形成为延伸到沟槽280以完成功率区域140和控制区域144之间的横向隔离。沟槽342跟随沟槽280的路径。在一个实施例中，沟槽342和沟槽280完全在每个功率区域140周围延伸。沟槽342和沟槽280组合在一起完全垂直延伸穿过管芯，以用于在控制区域144和功率区域140之间完全隔离。在一些实施例中，沟槽342完全延伸跨越控制区域144，使得基底衬底260和EPI层262在控制区域144的占据区内被完全去除。绝缘或钝化层344形成在基底衬底260之上并进入沟槽342。漏极触件346形成在基底衬底260之上用于背面互连。

半导体器件340使用SOI衬底或非SOI衬底将集成的单片半导体封装中的一个或多个功率器件和完全隔离(功率MOSFET的源极、漏极和栅极以及控制逻辑)的控制逻辑组合。功率器件和控制逻辑可以是半导体管芯102中具有从有源表面110到背表面108的垂直导电路径的基于横向或高密度垂直沟槽的半导体器件。导电层306和316在第一主表面上提供用于控制逻辑电路的电气互连。导电层314在第一主表面上提供用于功率MOSFET的电气互连(例如，源极连接)。导电层346在第二主表面上提供用于功率MOSFET的电气互连(例如，漏极连接)。功率MOSFET的漏极可以被路由到第一主表面，以通过控制逻辑进行漏极感测，参见图5。半导体器件340基于垂直厚度和/或沟槽深度提供用于不同电压的灵活平台。包含一个或多个隔离的功率器件和相关联的控制逻辑的半导体器件340可以用于许多应用中，例如用于汽车、开关模式电源和用于正弦波整流的二极管桥。

图7a和图7b例示了用于正弦波整流的二极管桥350，该二极管桥350包括形成在四个功率区域140中的二极管352、354、356和358。二极管352耦接在导电层360和导电层362之间。二极管354耦接在导电层362和导电层364之间。二极管356耦接在导电层364和导电层366之间。二极管358耦接在导电层366和导电层360之间。

尽管已经详细说明和描述了一个或多个实施例，但是本领域技术人员将理解，在不脱离本公开的范围的情况下，可以对这些实施例进行修改和改变。

在第一实施例中，制造单片半导体器件的方法包括：提供衬底，形成部分地延伸通过衬底的开口，在开口内形成半导体材料，在半导体材料内形成功率半导体器件，在开口外部的衬底的一部分中形成控制逻辑电路以控制功率半导体器件，以及在半导体材料中形成第一隔离沟槽以隔离功率半导体器件和控制逻辑电路。

在第二实施例中，第一实施例的方法中功率半导体器件包括垂直功率半导体器件。

在第三实施例中，第一实施例的方法还包括在开口外部的衬底的所述一部分中形成第二隔离沟槽，以将第一控制逻辑电路与第二控制逻辑电路隔离。

在第四实施例中，第一实施例的方法还包括在功率半导体器件和控制逻辑电路之上形成互连结构。

在第五实施例中，第一实施例的方法中衬底包括绝缘体上硅衬底。

在第六实施例中，第一实施例的方法还包括在半导体材料中形成终止沟槽。

在第七实施例中，制造半导体器件的方法包括：提供衬底，在衬底的第一部分中形成功率区域，其中功率区域包括功率半导体器件，在衬底的第二部分中提供控制区域，其中控制区域包括控制功率半导体器件的控制逻辑电路，以及在功率区域和控制区域之间形成第一隔离沟槽，以隔离控制逻辑电路和功率半导体器件。

在第八实施例中，第七实施例的方法中功率半导体器件包括垂直功率半导体器件。

在第九实施例中，第七实施例的方法还包括在控制区域中形成第二隔离沟槽，以将第一控制逻辑电路与第二控制逻辑电路隔离。

在第十实施例中，第七实施例的方法还包括在功率区域和控制区域之上形成互连结构。

在第十一实施例中，第七实施例的方法中提供衬底包括形成绝缘体上硅(SOI)衬底。

在第十二实施例中，第十一实施例的方法中形成SOI衬底包括提供基底衬底，在基底衬底之上形成外延层，在外延层之上设置晶片，以及在外延层和晶片之间形成掩埋氧化物层。

在第十三实施例中，第七实施例的方法还包括在功率区域中形成终止沟槽。

在第十四实施例中，一种半导体器件，包括衬底和形成在衬底的第一部分中的功率区域，其中功率区域包括功率半导体器件。控制区域形成在衬底的第二部分中，其中控制区域包括控制功率半导体器件的控制逻辑电路。在功率区域和控制区域之间形成第一隔离沟槽，以隔离控制逻辑电路和功率半导体器件。

在第十五实施例中，第十四实施例的半导体器件中功率半导体器件包括垂直功率半导体器件。

在第十六实施例中，第十四实施例的半导体器件还包括形成在控制区域中以将第一控制逻辑电路与第二控制逻辑电路隔离的第二隔离沟槽。

在第十七实施例中，第十四实施例的半导体器件还包括形成在功率区域和控制区域之上的互连结构。

在第十八实施例中，第十四实施例的半导体器件中衬底包括绝缘体上硅(SOI)衬底。

在第十九实施例中，第十八实施例的半导体器件中SOI衬底包括基底衬底、形成在基底衬底之上的外延层、设置在外延层之上的晶片以及形成在外延层和晶片之间的掩埋氧化物层。

在第二十实施例中，第十四实施例的半导体器件还包括形成在功率区中的终止沟槽。