ESD保护电路及ESD保护方法与流程
本申请实施例涉及半导体技术领域，尤其涉及一种esd保护电路及esd保护方法。
背景技术：
在大规模集成电路中，为了应对esd(electro-staticdischarge，静电释放)事件，一般需要为芯片系统设置esd保护电路来处理esd事件来保护芯片系统的内部电路，以使其免遭esd事件的损害。
通常，芯片系统的工作电压低于向其供电的供电系统的电压，因此，芯片系统中用到的大都是非高耐压半导体如普通晶体管，相应地需要为这些普通晶体管设计制作通用的掩膜版；而设置在芯片系统中的esd保护电路除了可能会用到普通晶体管外，还需要用到单个高耐压半导体如高耐压晶体管，以满足释放静电和耐受较高电压如供电系统的电压的要求。
然而，一方面，高耐压晶体管由于在规格等方面不同于普通晶体管，难以利用上述通用的掩膜版，因而需要专门为其制作代价较高的掩膜版；另一方面，芯片系统中用到的大都是普通晶体管，而并不会用到高耐压晶体管。因此，在esd电路中使用高耐压晶体管无疑会导致芯片系统制造成本的增加。
例如，usb芯片系统的工作电压通常是3.3v，向其供电的供电系统的电压通常为5v。在usb芯片系统中会使用到多个3.3v普通晶体管，对应地会为这些普通晶体管设计制作通用的掩膜版；而设置在芯片系统中的esd保护电路会用到单个5v高耐压晶体管以释放静电和耐受5v的较高电压，对应的需要为5v高耐压晶体管专门设计制作代价较高的掩膜版。但是usb芯片系统只需用到3.3v的普通晶体管，而并不需要用到5v高耐压晶体管。因此，在所述esd电路中使用5v高耐压晶体管无疑会增加usb芯片系统的制造成本。
由上可知，如何使得设置在芯片系统中的esd保护电路既能满足耐受较高电压和释放静电的要求，又能有效降低芯片系统的制造成本，成为当前的热门研究课题。
技术实现要素：
有鉴于此，本申请实施例提供的esd保护电路及esd保护方法，用以至少解决现有技术中存在的上述问题。
本申请实施例第一个方面提供一种esd保护电路，所述esd保护电路设置在芯片系统中，所述esd保护电路包括：使能单元和泄放单元；
使能单元用于根据供电系统的工作状态生成对应的触发信号，所述工作状态至少包括正常上电状态和正脉冲esd事件状态；
泄放单元用于在与所述正常工作状态对应的触发信号的触发下进入分压状态，并在分压状态时承受供电系统输出的电信号，或者在与所述正脉冲esd事件状态对应的触发信号的触发下进入泄放状态，并在泄放状态时泄放供电系统处于正脉冲esd事件状态时出现的静电；
泄放单元中的半导体器件共用芯片系统中的半导体对应的一个或多个掩膜版。
可选地，在本申请一具体实施例中，泄放单元在供电系统处于负脉冲esd事件状态时，通过与地导通泄放供电系统处于负脉冲esd事件状态时出现的静电。
可选地，在本申请一具体实施例中，使能单元包括多个开关，所述多个开关根据所述正常上电状态或者正脉冲esd事件状态分别作开关动作；使能单元在所述多个开关的开关动作的配合下生成对应的触发信号。
可选地，在本申请一具体实施例中，使能单元包括第一开关电路和第二开关电路，第一开关电路包括至少一个第一开关，第二开关电路包括多个第二开关；所述至少一个第一开关和所述多个第二开关根据供电系统的正常上电状态或者正脉冲esd事件状态分别作开关动作；使能单元在所述多个第一开关和多个第二开关的开关动作的配合下生成对应的触发信号。
可选地，在本申请一具体实施例中，第一开关电路为压降电路，所述第一开关为晶体管；压降电路用于对供电系统处于正常上电状态或者正脉冲esd事件状态时的电压进行降压处理，得到第一触发信号；第二开关电路用于根据所述第一触发信号生成第二触发信号；泄放单元在第一触发信号和第二触发信号的触发下进入分压状态或者泄放状态。
可选地，在本申请一具体实施例中，压降电路包括单个晶体管，或者n个晶体管；所述n晶体管中，前一级晶体管的输出与相邻后一级晶体管的输入连接，n≥2。
可选地，在本申请一具体实施例中，所述晶体管为pmos管；
压降电路包括单个pmos管时，所述单个pmos管的源极和衬底与供电系统连接，栅极和漏极与第二开关电路的输入连接，并与泄放单元的第一输入端连接；所述单个pmos管对供电系统进行降压后，生成相应第一触发信号；
压降电路包括n个pmos管时，所述n个pmos管中，前一级pmos管的漏极与相邻后一级pmos管的源极连接，第一个pmos管的源极与供电系统连接，第i个pmos管的栅极与第i个pmos管的漏极连接，各个pmos管的衬底均与供电系统连接，最后一个pmos管的栅极和源极与第二开关电路的输入连接，并与泄放单元的第一输入端连接，i依次取1～n；所述n个pmos管对供电系统进行逐级降压，生成第一触发信号。
可选地，在本申请一具体实施例中，所述晶体管为nmos管；
压降电路包括单个nmos管时，所述单个nmos管的栅极和漏极与供电系统连接，其源极与第二开关电路的输入端连接，并与泄放单元的第一输入端连接；所述单个nmos管对供电系统进行降压后，生成第一触发信号；
压降电路包括n个nmos管时，所述n个nmos管中，第一个nmos管的漏极与供电系统连接，第i个nmos管的栅极与第i个nmos管的漏极连接，前一级nmos管的源极与相邻后一级nmos管的漏极连接，最后一个nmos管的源极与第二开关电路的输入端连接，并与泄放单元的第一输入端连接，i依次取1～n；所述n个nmos管对供电系统进行逐级降压，生成第一触发信号。
可选地，在本申请一具体实施例中，第二开关电路为延时电路，延时电路的输出端与泄放单元的第二输入端连接；延时电路用于对第一触发信号进行延时处理，得到第二触发信号。
可选地，在本申请一具体实施例中，延时电路包括第一pmos管和第二pmos管；第一pmos管的漏极、衬底和源极与压降电路的输出端连接，其栅极与第二pmos管的源极和衬底连接，并与泄放单元的第二输入端连接；第二pmos管的漏极和栅极与地连接；当供电系统处于正常上电状态时，第一触发信号和第二触发信号均为高电平触发信号，泄放单元在高电平的第一触发信号和高电平的第二触发信号的触发下进入分压状态；当供电系统处于正脉冲esd事件状态时，第一触发信号为高电平触发信号，第二触发信号为低电平触发信号，泄放单元在高电平的第一触发信号和低电平的第二触发信号的触发下进入泄放状态。
可选地，在本申请一具体实施例中，第二开关电路包括延时电路和反相电路；延时电路的输入端与压降电路的输出端连接，其输出端与反相器的输入端连接；反相器的输出端与泄放单元的第二输入连接；延时电路用于对第一触发信号进行延时处理，得到延时信号；反相器用于对延时信号进行反相处理得到第二触发信号。
可选地，在本申请一具体实施例中，延时电路包括：pmos管和nmos管；所述pmos管的源极和衬底与压降电路的输出端连接，其漏极分别与所述nmos管的栅极和反相器的输入端连接，其栅极以及所述nmos管的漏极、源极和衬底与地连接；反相器的输出端与泄放单元的第二输入端连接；当供电系统处于正常上电状态时，第一触发信号为高电平触发信号，延时信号为低电平触发信号，延时信号经反相器反相处理后所得到的第二触发信号为高电平触发信号，泄放单元在高电平的第一触发信号和高电平的第二触发信号的触发下进入分压状态；当供电系统处于正脉冲esd事件状态时，第一触发信号为高电平触发信号，延时信号为高电平触发信号，延时信号经反相器的反相处理所得到的第二触发信号为低电平触发信号，泄放单元在高电平的第一触发信号和低电平的第二触发信号的触发下进入泄放状态。
可选地，在本申请一具体实施例中，反相器包括：pmos管和nmos管；所述pmos管的源极和衬底与压降电路的输出连接，其栅极和所述nmos的栅极与所述延时电路的输出连接，其源极和所述nmos管的漏极与泄放单元的第二输入连接；所述nmos管的源极和衬底与地连接；反相器在延时信号、第一触发信号和地信号的作用下控制所述pmos管和所述nmos管的开关动作，得到与延时信号反相的第二触发信号。
可选地，在本申请一具体实施例中，泄放单元包括多个第三开关；所述多个第三开关在第一触发信号和第二触发信号的触发下分别作开关动作；泄放单元在所述多个第三开关的开关动作的配合下进入分压状态或者泄放状态。
可选地，在本申请一具体实施例中，泄放单元具体包括两个第三开关；所述两个第三开关在高电平的第一触发信号和高电平的第二触发信号的触发下作关闭动作，泄放单元在所述关闭动作的作用下进入分压状态；所述两个第三开关在高电平的第一触发信号和低电平的第二触发信号的触发下作开启动作，泄放单元在所述开启动作的作用下进入泄放状态。
可选地，在本申请一具体实施例中，所述两个第三开关分别为第一nmos管和第二nmos管；第一nmos管的栅极作为泄放单元的第一输入端与压降电路的输出端连接，其源极与第二nmos管的漏极连接，其衬底以及第二nmos管的源极和衬底与地连接，其漏极与供电系统连接；第二nmos管的栅极作为泄放单元的第二输入端与第二开关电路的输出端连接；
当供电系统处于正常上电状态时，第一触发信号为高电平的触发信号，第二触发信号为低电平的触发信号，第一nmos管和第二nmos管在高电平的第一触发信号和低电平的第二触发信号的触发下作关闭动作，泄放单元在所述关闭动作的作用下进入分压状态；当供电系统处于正脉冲esd事件状态时，第一触发信号和第二触发信号均为高电平的触发信号，第二nmos管在第二触发信号的触发下作开启动作，第一nmos管在第二nmos管导通后，在第一触发信号的触发下作开启动作，泄放单元在第一个所述nmos管和第二个所述nmos管的开启动作的作用下进入泄放状态。
可选地，在本申请一具体实施例中，第一个所述nmos管在供电系统处于负脉冲esd事件状态时，通过其漏极与地导通泄放供电系统处于负脉冲esd事件状态时出现的静电。
本申请实施例第二个方面提供一种esd保护方法，该方法包括：
根据供电系统的工作状态生成对应的触发信号，所述工作状态至少包括正常上电状态和正脉冲esd事件状态；
在与所述正常工作状态对应的触发信号的触发下进入分压状态，并在分压状态时承受供电系统输出的电信号，或者在与所述正脉冲esd事件状态对应的触发信号的触发下在进入泄放状态，并在泄放状态时泄放供电系统处于正脉冲esd事件状态时出现的静电。
可选地，在本申请一具体实施例中，该方法还包括：在供电系统处于负脉冲esd事件状态时，通过与地导通泄放供电系统处于负脉冲esd事件状态时出现的静电。
由以上技术方案可见，本申请实施例中，使能单元可根据与供电系统的正常上电状态对应的触发信号进入分压状态，以耐受供电系统输出的较高电压，从而保证供电系统对芯片系统的正常供电；还可根据与供电系统的正脉冲esd事件状态对应的触发信号进入泄放状态，以泄放供电系统处于正脉冲esd事件状态时出现的静电，从而对芯片系统(含其内部电路)起到保护作用。并且由于泄放单元中的半导体器件可共用芯片系统中的半导体对应的一个或多个掩膜版，因而不需要再专门为泄放单元中的半导体器件设计制作掩膜版，因此可有效降低芯片系统的制造成本。
附图说明
图1为本申请实施例一提供的esd保护电路原理图。
图2为本申请实施例二提供的esd保护电路原理图。
图3为本申请实施例三提供的esd保护电路原理图。
图4为本申请实施例四提供的esd保护电路原理图。
图5为本申请实施例五提供的esd保护电路原理图。
图6为本申请实施例六提供的esd保护电路原理图。
具体实施方式
为使本领域的普通技术人员更好地理解本申请实施例中的技术方案，下面结合附图对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请的一部分实施例，而不是全部实施例。因此，本领域普通技术人员基于所描述的实施例而获得的其他实施例，都应当属于本申请实施例保护的范围。
[实施例一]
图1为本申请实施例一提供的esd保护电路原理图。如图1所示，所述esd保护电路设置在芯片系统(芯片系统未在图中示出)中，所述esd保护电路包括：使能单元1和泄放单元2。
使能单元1用于根据供电系统的工作状态生成对应的触发信号，所述工作状态至少包括正常上电状态和正脉冲esd事件状态。
供电系统可以是向芯片系统供电的外部接口的电源系统，还可以是其他可向芯片系统供电的具有输出电压的供电系统。通常，供电系统的电源端口(如5v电源avdd5的供电端口)与使能单元连接。供电系统的电压(如5v电压)通常大于芯片系统的工作电压(如3.3v电压)。对于芯片系统而言，供电系统的工作状态至少包括两种：一种是正常上电状态例如从电源接通后到电源输出电压稳定时的状态；一种是正脉冲esd事件状态例如发生hbm(humanbodymodel，人体模型)的esd事件时电压瞬间升高时的状态。其中，正脉冲esd事件通常是指对地电压(vss，电路公共接地端电压)为正脉冲的esd事件。通常，正脉冲esd事件是一种随机产生的静电释放事件，就像人体接触电路板时产生的静电事件。相应地，使能单元1可分别生成与所述正常上电状态对应的触发信号或者与所述正脉冲esd事件状态对应的触发信号。正常上电状态下输出给使能单元1的是物理特性为“上电速度较慢、上电过程时长较长(微秒级)”的电压(或电流)信号。正脉冲esd事件状态下输出给使能单元1的是物理特性为“上升速度极快、上升时间极短(纳秒级)”的电压(或电流)信号。
泄放单元2用于在与所述正常上电状态对应的触发信号的触发下进入分压状态，并在分压状态时承受供电系统输出的电信号，或者在与所述正脉冲esd事件状态对应的触发信号的触发下进入泄放状态，并在泄放状态时泄放供电系统处于正脉冲esd事件状态时出现的静电。
并且，泄放单元2中的半导体器件可共用芯片系统中的半导体对应的一个或多个掩膜版。
具体地，本实施例中，泄放单元2在分压状态时可承受供电系统输出的电压,实现了耐受较高电压的目的，从而保证了供电系统对芯片系统的正常供电；在泄放状态时，可实现释放静电的目的，从而对芯片系统(包括其内部电路)形成保护。
其中，泄放单元2中的半导体器件共用芯片系统中的半导体对应的一个或多个掩膜版，以降低芯片系统的制造成本。例如，泄放单元2中所用到的半导体器件与芯片系统中的部分或者全部半导体器件均为同样的半导体器件。例如，芯片系统中用到的半导体器件有3.3v、1.8v和1.2v三种不同耐压值的半导体器件，相应地会为这三种不同耐压值的半导体器件设计制作三个对应的掩膜版，那么泄放单元2中用到的半导体器件同样是这三种不同耐压值的半导体器件中的一个、两个或全部三个。如此以来，泄放单元2中用到的半导体器件便可共用所述三个掩膜版中的一个、两个或者全部三个，因而无需再专门为泄放单元2中用到的半导体器件设计制作对应的掩膜版，因此可有效降低芯片系统的制造成本。
[实施例二]
在实施例一的基础上，本申请实施例二提供的esd保护电路中的使能单元1包括多个开关电路。所述多个开关电路根据供电系统的正常上电状态或者正脉冲esd事件状态分别作开关动作。使能单元1在所述多个开关电路的开关动作的配合下生成与所述正常上电状态对应的触发信号或者与所述正脉冲esd事件状态对应的触发信号。
通常，供电系统的电源端口与使能单元1连接。供电系统的电压(如5v电压)通常大于芯片系统的工作电压(如3.3v电压)。供电系统的工作状态至少包括两种：一种是正常上电状态，例如从电源接通后到输出电压稳定时的状态；一种是正脉冲esd事件状态，例如发生hbm(humanbodymodel，人体模型)的esd事件时电压瞬间升高时的状态。其中，正脉冲esd事件通常是指对地电压(vss，电路公共接地端电压)为正脉冲的esd事件。相应地，使能单元1可分别生成与所述正常上电状态对应的触发信号或者与所述正脉冲esd事件状态对应的触发信号。
下面以使能单元1包括两个开关电路来说明所述esd保护电路的工作原理。如图2所示，使能单元1包括两个开关电路：第一开关电路11和第二开关电路12。其中，第一开关电路11包括至少一个第一开关111等，第二开关电路12包括多个第二开关121等。第一开关电路11中的所述至少一个第一开关111和第二开关电路12中的所述多个第二开关121根据供电系统的正常上电状态或者正脉冲esd事件状态分别作开关动作，即各个所述第一开关111分别作开启动作或者关闭动作，各个所述第二开关121分别作开启动作或者关闭动作，各个所述第一开关111的开关动作与各个所述第二开关121的开关动作相互配合，使能单元1在所述开关动作的相互配合下，生成与所述正常上电状态对应的触发信号或者与正脉冲esd事件状态对应的触发信号。
进一步地，第一开关电路11具体可为压降电路11，第一开关111具体可以是晶体管111。压降电路11通过对供电系统处于正常上电状态或者正脉冲esd事件状态时的电压进行压降处理，得到第一触发信号(相当于高电平触发信号)。第二开关电路12通过对第一触发信号进行处理，生成第二触发信号(低电平或高电平的触发信号)，从而使得泄放单元2可在第一触发信号和第二触发信号的触发下进入分压状态或者泄放状态。
可选地，本实施例中，压降电路11可包括单个晶体管，或者n个连接在一起的可实现电压压降的晶体管，所述n个晶体管的连接方式为：前一级晶体管的输出与相邻后一级晶体管的输入连接，n≥2。本实施例中，通过晶体管实现电压压降的原理为：对于压降电路包括单个晶体管的情况，当单个晶体管处于不导通状态(即截止状态或者关闭状态)时，由于该晶体管中有漏电流的存在，因此处于不导通状态的晶体管相当于起到了电压压降的作用，从而使得单个晶体管可等效为单个电阻。对于压降电路包括n个连接在一起的晶体管的情况，所述n个连接在一起的晶体管可等效为n个串联的电阻，从而实现对供电系统处于正常上电状态时或者正脉冲esd事件状态时的电压进行逐级降压，从而生成第一触发信号(例如电压信号)。压降电路11中包括的晶体管的个数可根据所需电压的压降程度具体确定，在此不做特别限定。
具体地，所述压降电路包括的晶体管可以是pmos管。进一步地，当压降电路11包括单个pmos管时，所述单个pmos管的源极和衬底与所述供电电路输出的电源连接，栅极和漏极与第二开关电路的输入端连接，并与泄放单元2的第一输入端input1连接。所述单个pmos管经上述连接方式连接后，则可以作为单个电阻使用，以用于对供电系统处于正常上电状态时或者处于正脉冲esd事件状态时的电压进行降压，从而生成第一触发信号如对应的电压信号。
当压降电路11包括n个pmos管时，所述n个pmos管中，第一个pmos管的源极与供电系统连接，第i个pmos管的栅极与第i个pmos管的漏极连接，前一级pmos管的漏极与相邻后一级pmos管的源极连接，各个pmos管的衬底均与供电系统连接，最后一个pmos管的栅极和源极与第二开关电路的输入端连接，并与泄放单元的第一输入端input1连接，i依次取1～n。由于漏电流的存在，所述n个pmos管按上述连接方式连接后可等效为n个串联的电阻，以用于对供电系统处于正常上电状态时或者正脉冲esd事件状态时的电压进行逐级降压，从而生成第一触发信号如对应的电压信号。
可替代地，本实施例或其他实施例中，所述晶体管还可以是nmos管。进一步地，当压降电路11包括单个nmos管时，所述单个nmos管的栅极和漏极与供电系统连接，其源极与第二开关电路的输入端连接，并与泄放单元的第一输入端input1连接。所述单个nmos管经上述连接方式连接后，则可以作为单个电阻使用，以用于对供电系统处于正常上电状态时或者处于第一esd状态时的电压进行降压，从而生成第一触发信号如对应的电压信号。
当压降电路包括n个nmos管时，所述n个nmos管中，第一个nmos管的漏极与供电系统连接，第i个nmos管的栅极与第i个nmos管的漏极连接，前一级nmos管的源极与相邻后一级nmos管的漏极连接，最后一个nmos管的源极与第二开关电路的输入端连接，并与泄放单元的第一输入端input1连接，i依次取1～n。由于漏电流的存在，所述n个nmos管按上述连接方式连接后则可等效为n个串联的电阻，以用于对供电系统处于正常上电状态时或者正脉冲esd事件状态时的电压进行逐级降压，从而生成第一触发信号如对应的电压信号。
可选地，泄放单元2在供电系统处于负脉冲esd事件状态时，可通过与地导通泄放供电系统处于负脉冲esd事件状态时出现的静电，以在发生负脉冲esd事件时对芯片系统进行有效保护。其中，负脉冲esd事件通常是指对地(vss)为负脉冲的esd事件。
[实施例三]
图3为本申请实施例三提供的esd保护电路原理图。如图3所示，在实施例二的基础上，第二开关电路12可以主要由延时电路(又记为12a)组成。延时电路12a的输出端与泄放单元2的第二输入端input2连接。延时电路12a可用于对第一触发信号进行延时处理，得到第二触发信号。
具体地，延时电路12a可以包括pmos管12a1和pmos管12a2，pmos管12a1与pmos管12a2电连接。其中，pmos管12a1的漏极、衬底和源极与压降电路11的输出端连接，其栅极与pmos管12a2的源极和衬底连接，并与泄放单元2的第二输入端input2连接；pmos管12a2的漏极和栅极与地(如参考地vss)连接。按照上述方式连接的pmos管12a1相当于一个等效电容(电容值记为c)，pmos管12a2相当于一个等效电阻，pmos管12a1和pmos管12a2连接在一起，相当于构成了一个rc(电阻电容)延时电路。pmos管12a1(等效电容)的阻抗与
下面对本实施例如何生成高电平或低电平的第二触发信号的原理说明如下：当供电系统处于正常上电状态时，由于其上电速度较慢、上电过程时长较长(微秒级)，因此对应的上电电信号频率f较小，因而根据pmos管12a1(等效电容)的阻抗与
当供电系统处于正脉冲esd事件状态时，由于正脉冲esd事件的上升速度极快、上升时间极短(纳秒级)，因此对应的上升电信号频率f非常大，因而根据pmos管12a1(等效电容)的阻抗与
通过上述描述可看出，使能单元输出的是高电平的第一触发信号，由于其输出的高电平的第一触发信号有两种不同性质或者属性、特性：①正常上电状态时对应的第一触发信号具有上电速度较慢、上电过程时长较长(微秒级)级的物理特性，因而经过后续电路的处理，生成了低电平的第二触发信号；②正脉冲esd事件时对应的第一触发信号具有上升速度极快、上升时间极短(纳秒级)的物理特性，因而经后续电路处理后，生成了高电平的第二触发信号。
[实施例四]
图4为本申请实施例四提供的esd保护电路原理图。如图4所示，在实施例二的基础上，第二开关电路12可以主要延时电路12b和反相器12c等组成。本实施例中，延时电路12b的输入端与压降电路11的输出端连接，其输出端与反相器12c的输入端连接；反相器12c的输出端与泄放单元2的第二输入端input2连接；延时电路12b用于对第一触发信号进行延时处理，得到延时信号；反相器12c用于对延时信号进行反相处理得到第二触发信号。
具体地，本实施例中，延时电路12b可以包括：pmos管12b1和nmos管12b2。pmos管12b的源极和衬底与压降电路11的输出端连接，其漏极分别与nmos管12b2的栅极和反相器12c的输入端连接，其栅极以及nmos管12b2的漏极、源极和衬底与地连接。pmos管12b1与nmos管12b2连接在一起，相当于构成了一个rc(电阻电容)延时电路。按照上述方式连接的pmos管12b1相当于一个等效电阻，nmos管12b2相当于一个等效电容(电容值记为c)。nmos管12b2(等效电容)的阻抗与
下面对本实施例如何生成高电平或低电平的第二触发信号的原理说明如下：当供电系统处于正常上电状态时，由于其上电速度较慢、上电过程时长较长(微秒级)，因此对应的上电电信号频率f较小，因而根据nmos管12b2(等效电容)的阻抗与
当供电系统处于正脉冲esd事件状态时即发生正脉冲esd事件时，正脉冲esd事件的上升速度极快、上升时间极短(纳秒级)，因此对应的电信号频率f非常大，根据nmos管12b2(等效电容)的阻抗与
可选地，本实施例或其他实施例中，反相器12c可以包括：pmos管12c1和nmos管12c2。pmos管12c1的源极和衬底与压降电路11的输出端连接，其栅极和nmos管的栅极与延时电路12b的输出端连接，其源极和nmos管12c2的漏极与泄放单元2的第二输入端连接；nmos管12c2的源极和衬底与地连接；反相器12c在延时信号、第一触发信号和地信号的作用下控制pmos管12c1和nmos管12c2的开关动作，从而得到与延时信号反相的第二触发信号。
[实施例五]
图5为本申请实施例五提供的esd保护电路原理图。如图5所示，在实施例一、二、三或四的基础上，泄放单元2包括多个第三开关21。所述多个第三开关21在第一触发信号和第二触发信号的触发下分别作开关动作，泄放单元2在所述多个第三开关21各自的开关动作的配合下下进入分压状态或者泄放状态。
示例性地，泄放单元2具体包括两个第三开关21。所述两个第三开关21在高电平的第一触发信号和高电平的第二触发信号的触发下作关闭动作，泄放单元2在所述关闭动作的作用下进入分压状态。所述两个第三开关21在高电平的第一触发信号和低电平的第二触发信号的触发下作开启动作，泄放单元2在所述开启动作的作用下进入泄放状态。
实际应用中，第三开关具体可以为nmos管，泄放单元2相应地可包括nmos管21a和nmos管21b。nmos管21a为共栅结构，nmos管21b为共源结构。即，nmos管21a的栅极作为泄放单元2的第一输入端input1与第一开关电路11(如压降电路11)的输出端连接，其源极与nmos管21b的漏极连接，其衬底以及nmos管21b的源极和衬底与地连接，其漏极与供电系统连接；nmos管21b的栅极作为泄放单元的第二输入端input2与第二开关电路12(如延时电路12a，或者如延时电路12b和反相器12c)的输出端连接。
下面对本实施例中泄放单元2如何进入分压状态或泄放状态的原理说明如下：
当供电系统处于正常上电状态时，第一触发信号为高电平的触发信号，第二触发信号为低电平的触发信号，此时nmos管21a和nmos管21b在高电平的第一触发信号和低电平的第二触发信号的触发下截止(即作关闭动作)，只有微小的漏电流流经nmos管21a和nmos管21b。泄放单元2在所述关闭动作的作用下进入分压状态(不触发esd保护机制)，从而保证供电系统的正常上电。
当供电系统处于正脉冲esd事件状态时，第一触发信号和第二触发信号均为高电平的触发信号，nmos管21b在高电平的第二触发信号的触发下导通(即作开启动作)，nmos管21a在nmos管21b导通后，在第一触发信号的触发下也导通(即作开启动作)。泄放单元2在nmos管21a和nmos管21b共同开启动作的作用下进入泄放状态，以泄放由正脉冲esd事件所产生的静电(如大电流静电)，进而有效保护芯片系统不受正脉冲esd事件所产生的静电的损伤。
此外，在供电系统处于负脉冲esd事件状态时即发生负脉冲esd事件时，虽然nmos管21a处于截止状态(即关闭状态、不导通状态)，但是由于nmos管21a的漏极电压为负电压，其衬底电压为0(衬底与地连接)，因此其漏极与地构成的等效二极管导通，从而可以泄放供电系统处于负脉冲esd事件状态时出现的静电。即泄放单元2在供电系统处于负脉冲esd事件状态时，通过漏极与地构成的二极管导通泄放供电系统处于负脉冲esd事件状态时出现的静电。
本实施例提供的esd保护电路，可根据第一开关电路生成的第一触发信号和第二开关电路生成的第二触发信号，使得泄放单元中的多个第三开关分别作开关动作，从而使泄放单元进入分压状态以承受供电系统输出的电压，保证供电系统对芯片系统的正常上电；或者进入泄放状态，以有效泄放供电系统处于正脉冲esd事件状态时出现的静电，从而对芯片系统起到保护作用。进一步地，泄放单元还可以在供电系统发生负脉冲esd事件时，通过与地导通，有效释放供电系统处于负脉冲esd事件状态时出现的静电，从而对对芯片系统起到保护作用。
本实施例中的泄放单元2也可以适用于本申请的其他实施例中。
[实施例六]
图6为本申请实施例六提供的esd保护电路原理图。如图6所示，在上述实施例的基础上，供电系统具体为5v电源avdd5，芯片系统(例如其内部电路)中各个pmos管和nmos管分别为3.3v的pmos管和3.3v的nmos管；所述esd保护电路中的各个pmos管和nmos管分别为同样的3.3v的pmos管和3.3v的nmos管。
压降电路11包括3个依次连接的pmos管。所述3个pmos管中，第一个pmos管为m9，第二个pmos管为m8，最后一个pmos管为m7，第一个pmos管的源极与avdd5连接，第i个pmos管的栅极与其自身的漏极连接，前一级pmos管的漏极与相邻后一级pmos管的源极连接，各个pmos管的衬底均与avdd5连接，最后一个pmos管的栅极和源极与第二开关电路12的输入端连接，并与泄放单元的第一输入端input1连接，i依次取1～3。
第二开关电路12由延时电路12b和反相器12c组成。延时电路12b具体由pmos管m6与nmos管m5连接而成，其具体连接方式是：pmos管m6的漏极和衬底与压降电路11的输出端连接，其源极分别与nmos管m5的栅极和反相器12c的输入端连接，其栅极以及nmos管m5的漏极、源极和衬底与地连接。反相器12c由pmos管m4与nmos管m1连接而成，其具体连接方式是：pmos管m4的源极和衬底与压降电路11的输出端连接，其栅极和nmos管m1的栅极与延时电路12b的输出端连接，其源极和nmos管m1的漏极与泄放单元2的第二输入端input2连接；nmos管m1的源极和衬底与地连接。
泄放单元2由两个nmos管连接而成，其中，第一个nmos管为m1，第二个nmos管为m2。第一个nmos管m1为共栅结构，第二个nmos管m2为共源结构。即第一个nmos管m1的栅极作为泄放单元2的第一输入端input1与如压降电路11的输出端连接，其源极与第二个nmos管m2的漏极连接，其衬底以及第二个nmos管m2的源极和衬底与地连接，其漏极与avdd5连接；第二个nmos管m2的栅极作为泄放单元的第二输入端与第二开关电路12的输出端连接。
下面具体介绍一下本实施例esd电路的工作原理：
当avdd5正常上电时，pmos管m9的源极电压为5v，pmos管m9、m8和m7处于关闭状态(由关闭动作所产生)，但是pmos管m9、m8和m7中有漏电流存在，因此可使得经过pmos管m9、m8和m7的逐级降压后(每级降压约0.6v)，输出的第一触发信号的电压vx约为3.2v。由于正常上电时的电信号的频率较低，因此nmos管m5的阻抗远大于pmos管m6的电阻，从而使得nmos管m5的栅极输出的延时信号的电压vt跟随电压vx。电压vt经反相器12c进行反相处理后，得到低电平的第二触发信号的电压vy。因此，nmos管m2不导通(即作关闭动作，或保持不导通状态)，受nmos管m2不导通的影响，nmos管m1也不导通。由此，泄放单元2进入分压状态，通过nmos管m2和m1中的微小漏电流来承受avdd5的5v电压，从而保证avdd5对芯片系统的正常上电。本实施例中m1和m2进入分压状态时承受avdd5的5v电压，相当于两个电阻来分担承受avdd5的5v电压，因此可替代现有技术中采用的单个5v晶体管来实现高耐压和防老化的目的。其中，值得一提的是，通常不宜将电压vx设计的过高或过低，而宜将电压vx设计在3.3v附近。这样做主要是考虑到，若vx过高则m6、m4和m2承受的电压会过大，容易引起其老化；若vx节点电压过低，则m2的栅漏电压会过大，容易造成其击穿。
当发生正脉冲esd事件时，正脉冲esd事件所产生的较高电压经pmos管m9、m8和m7进行逐级降压后生成的第一触发信号的电压仍为高电平电压vx。由于正脉冲esd事件的上升速度极快、持续时间极短(纳秒级)，nmos管m5的阻抗远小于pmos管m6的电阻(原理见上述实施例)，因此，nmos管m5的栅极输出的延时信号的电压vt对于电压vx而言为低电平电压，电压vt经反相器12c进行反相处理后，得到高电平的第二触发信号。nmos管m2在第二触发信号的触发下导通(即作开启动作，或保持导通状态)，nmos管m1在nmos管m2导通后，在高电平的第一触发信号的触发下也导通。由此，泄放单元2通过nmos管m2和nmos管m1的导通，泄放avdd5处于正脉冲esd事件状态时出现的静电，从而对avdd5对芯片系统的正常供电起到有效的保护作用。
当发生负脉冲esd事件时，nmos管m1的漏极电压为负，由于其衬底与地连接，所以其衬底电压为0，因此其漏极与地构成的等效二极管导通，从而可泄放avdd5处于负脉冲esd事件时出现的静电，进而在发生负脉冲esd事件时对芯片系统起到保护作用。
本实施例中，esd电路中使用的pmos管和nmos管均为3.3v的pmos管和nmos管，与芯片系统中的pmos管和nmos管相同，因此可以共用芯片系统中的pmos管和nmos管所对应的掩膜版，从而无需再专门为esd电路中使用的pmos管和nmos管设计制作掩膜版，进而可有效降低芯片系统的制造成本。
[实施例七]
本申请实施例七提供一种esd保护方法。所述esd保护方法包括：
根据供电系统的工作状态生成对应的触发信号，所述工作状态至少包括正常上电状态和正脉冲esd事件状态。
在与所述正常工作状态对应的触发信号的触发下进入分压状态，并在分压状态时承受供电系统输出的电信号，或者在与所述正脉冲esd事件状态对应的触发信号的触发下在进入泄放状态，并在泄放状态时泄放供电系统处于正脉冲esd事件状态时出现的静电。
可选地，所述esd保护方法还包括：在供电系统处于负脉冲esd事件状态时，通过与地导通泄放供电系统处于负脉冲esd事件状态时出现的静电。
本申请实施例提供的esd保护方法具体可由实施例一至六任一个实施例所述的esd保护电路中的相应单元(电路)来执行，其实现原理、效果等与上述相关实施例类似，在此不再赘述。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，所述计算机可读记录介质包括用于以计算机(例如计算机)可读的形式存储或传送信息的任何机制。例如，机器可读介质包括只读存储器(rom)、随机存取存储器(ram)、磁盘存储介质、光存储介质、闪速存储介质、电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)等，该计算机软件产品包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本申请实施例的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
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