半导体器件及其制造方法与流程

本公开的各种实施方式涉及半导体器件及其制造方法，更具体地讲，涉及一种包括晶体管的半导体器件及其制造方法。

背景技术：

半导体器件可包括被配置为存储数据的存储器单元阵列。存储器单元阵列可包括存储器单元晶体管和选择晶体管。存储器单元晶体管可存储数据。当执行诸如擦除操作或读取操作的编程操作时，选择晶体管可确定是否将沟道与信号线联接。

例如，nand闪存装置的存储器单元阵列包括存储器串。存储器串可包括源极选择晶体管、漏极选择晶体管以及串联联接在源极选择晶体管与漏极选择晶体管之间的多个存储器单元晶体管。源极选择晶体管可确定是否将源极线与存储器串的沟道联接，并且漏极选择晶体管可确定是否将位线与存储器串的沟道联接。

形成存储器单元阵列的选择晶体管和存储器单元晶体管可三维布置以具体实现半导体器件的高度集成。可通过生成空穴并将空穴供应给存储器串的沟道来执行三维半导体器件的擦除操作。空穴可通过使用选择晶体管生成栅致漏极泄漏(gidl)电流的机制来生成。为了改进擦除操作，必须生成足够量的空穴。

技术实现要素：

本公开的实施方式提供一种半导体器件，该半导体器件包括掺杂有第一导电类型杂质的掺杂半导体层。该半导体器件还包括沟道图案，该沟道图案包括第一半导体区域和第二半导体区域。第一半导体区域包围掺杂半导体层的侧壁。第二半导体区域设置在第一半导体区域与掺杂半导体层之间。另外，第二半导体区域由与形成第一半导体区域的半导体材料不同的半导体材料形成。半导体器件另外包括第一选择栅极。第一选择栅极包围第一半导体区域的与第二半导体区域交叠的一部分。

本公开的另一实施方式可提供一种制造半导体器件的方法。该方法包括以下步骤：形成第一层叠物，其中，第一层叠物包括交替地层叠的第一材料层和第二材料层；以及在第一层叠物上形成第二层叠物，其中，第二层叠物包括至少一个第三材料层和至少一个第四材料层。该方法还包括以下步骤：形成穿过第一层叠物并穿过第二层叠物的孔；以及沿着所述孔的侧壁形成至少一个第一半导体层，其中，所述至少一个第一半导体层与第一层叠物和第二层叠物交叠。该方法另外包括以下步骤：在穿过第二层叠物的所述孔的一部分中在所述至少一个第一半导体层上形成第二半导体层，其中，第二半导体层由与形成所述至少一个第一半导体层的半导体材料不同的半导体材料形成。该方法还包括以下步骤：在第二半导体层上形成掺杂半导体层，使得穿过第二层叠物的所述孔的一部分被填充有掺杂半导体层，其中，所述掺杂半导体层被掺杂有第一导电类型杂质。

附图说明

图1示出了图示存储器串以说明使用栅致漏极泄漏(gidl)机制的三维半导体器件的擦除操作的截面图。

图2a和图2b示出了图示根据本公开的实施方式的半导体器件的截面图。

图3a至图3c示出了图示用于图2a和图2b所示的半导体器件的存储器串的结构的立体图。

图4a至图4d示出了图示根据本公开的实施方式的半导体器件的制造方法的截面图。

图5a至图5c示出了图示根据本公开的实施方式的半导体器件的制造方法的截面图。

图6示出了图示根据本公开的实施方式的存储器系统的框图。

图7示出了图示根据本公开的实施方式的计算系统的框图。

具体实施方式

现在将参照附图在下文中更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以帮助描述本教导并向本领域技术人员传达该描述。

在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。

以下，将参照附图描述实施方式。本文中参照作为实施方式(以及中间结构)的示意图的横截面图来描述实施方式。因此，由于例如制造技术和/或公差而相对于例示形状的变化是预期的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可包括例如由制造导致的形状偏差。在附图中，为了清晰起见，层和区域的长度和尺寸可能被夸大。附图中的相同标记表示相同元件。

诸如“第一”和“第二”的术语可用于描述各种组件，但是其不应限制各种组件。这些术语仅用于将组件与其它组件相区分。例如，在不脱离本公开的精神和范围的情况下，第一组件可被称为第二组件，并且第二组件可被称为第一组件等。另外，“和/或”可包括所提及的组件中的任一个或组合。

另外，只要在句子中没有具体地提及，单数形式可包括复数形式。另外，本说明书中所使用的“包括/包含”表示一个或更多个组件、步骤、操作和元素存在或被添加。

另外，除非另外定义，否则本说明书中所使用的所有术语(包括技术和科学术语)具有与相关领域的技术人员通常理解的含义相同的含义。常用字典中定义的术语应被解释为具有与在相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中清楚地另外定义，否则不应被解释为具有理想化或过度正式的含义。.

还要注意，在本说明书中，“连接/联接”不仅指一个组件直接连接另一组件，而且还指一个组件间接地通过中间组件联接到另一组件。另一方面，“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接连接到另一组件。

本公开的各种实施方式涉及一种具有改进的擦除操作特性的半导体器件及其制造方法。

根据本公开的教导，提供了一种半导体器件，该半导体器件包括掺杂有第一导电类型杂质的掺杂半导体层。该半导体器件还包括沟道图案，该沟道图案包括第一半导体区域和第二半导体区域。第一半导体区域包围掺杂半导体层的侧壁。第二半导体区域被设置在第一半导体区域与掺杂半导体层之间。另外，第二半导体区域由与形成第一半导体区域的半导体材料不同的半导体材料形成。该半导体器件另外包括第一选择栅极。该第一选择栅极包围第一半导体区域的与第二半导体区域交叠的一部分。

掺杂半导体层包括n型掺杂硅层。第二半导体区域的能带隙小于第一半导体区域的能带隙。第一半导体区域由硅层形成，并且第二半导体区域由锗层形成。第一导电类型杂质分布在与掺杂半导体层相邻设置的第一半导体区域和第二半导体区域中的每一个中。

第一半导体区域由利用第一图案和第二图案构图的第一半导体层限定，第二图案沿着掺杂半导体层的侧壁并且沿着掺杂半导体层的底部延伸，并且第一图案包围设置在第二图案下面的芯绝缘层。在一个实例中，第二图案比第一图案薄。在另一实例中，第一图案沿着第二图案的侧壁延伸以包围掺杂半导体层的侧壁。

半导体器件的第二半导体区域由沿着掺杂半导体层的侧壁并且沿着掺杂半导体层的底部延伸的第二半导体层限定。该半导体器件还包括在第一选择栅极下面层叠的单元栅极，其中，这些单元栅极彼此间隔开，并且其中，第一半导体区域由穿过第一选择栅极和单元栅极的第一半导体层限定。该半导体器件另外包括设置在单元栅极与第一选择栅极之间的第二选择栅极，其中，第一半导体区域穿过第二选择栅极，并且其中，第二选择栅极设置在比第二半导体区域低的水平。第一选择栅极比第二半导体区域朝着单元栅极延伸更远。

另外，根据本公开的教导，提供了一种制造半导体器件的方法。该方法包括以下步骤：形成第一层叠物，其中，该第一层叠物包括交替地层叠的第一材料层和第二材料层；以及在第一层叠物上形成第二层叠物，其中，该第二层叠物包括至少一个第三材料层和至少一个第四材料层。该方法还包括以下步骤：形成穿过第一层叠物并穿过第二层叠物的孔；以及沿着所述孔的侧壁形成至少一个第一半导体层，其中，所述至少一个第一半导体层与第一层叠物和第二层叠物交叠。该方法另外包括以下步骤：在穿过第二层叠物的所述孔的一部分中在所述至少一个第一半导体层上形成第二半导体层，其中，该第二半导体层由与形成所述至少一个第一半导体层的半导体材料不同的半导体材料形成。该方法还包括以下步骤：在第二半导体层上形成掺杂半导体层，使得穿过第二层叠物的所述孔的所述部分被填充有掺杂半导体层，其中，掺杂半导体层被掺杂有第一导电类型杂质。

第二半导体层的能带隙小于至少一个第一半导体层的能带隙。所述至少一个第一半导体层包括硅层，并且第二半导体层包括锗层。

形成所述至少一个第一半导体层的步骤包括以下步骤：沿着所述孔的侧壁形成第一硅层；利用绝缘材料填充由第一硅层限定的所述孔的中心区域；以及通过去除绝缘材料的一部分来使穿过第二层叠物的所述孔的一部分敞开。形成所述至少一个第一半导体层的步骤还包括以下步骤：沿着由所述孔的敞开部分限定的表面形成第二硅层，其中，第二半导体层形成在第二硅层上。在一个实例中，该方法另外包括在形成第二硅层之前，蚀刻第一硅层的通过去除绝缘材料而暴露的部分。

该方法还包括使第一导电类型杂质扩散到与掺杂半导体层相邻设置的所述至少一个第一半导体层和第二半导体层中。第一导电类型杂质包括n型掺杂剂。第一材料层和所述至少一个第三材料层限定设置绝缘层的区域，第二材料层限定设置单元栅极的区域，所述至少一个第四材料层限定设置选择栅极的区域。此外，第一半导体层的设置在第一半导体区域与第二半导体区域交叠的区域中的一部分和第二半导体层的设置在第一半导体区域与第二半导体区域交叠的区域中的一部分被所述至少一个第四材料层包围。

如本文所使用的，利用杂质掺杂半导体意指半导体可仅利用单一掺杂剂(例如，单一元素)掺杂或者半导体可利用多种掺杂剂(例如，两种或更多种元素)掺杂。

如本文所使用的，词语“区域”可指空间的区域或体积。词语区域也可指占据体积或空间的结构。例如，第一半导体区域可指占据并限定第一半导体区域的范围的至少一个第一半导体层。类似地，第二半导体区域可指占据并限定第二半导体区域的范围的第二半导体层。

如本文所使用的，词语“包围”可意指二维围绕或者在一维、二维或三维空间中在多侧界定和/或环绕。

如本文所使用的，词语相邻可意指邻接或紧邻。例如，当与掺杂半导体层接触的第二半导体区域将第一半导体区域与掺杂半导体层分离时，第一半导体区域和第二半导体区域二者可与掺杂半导体层相邻。

图1示出了图示存储器串以说明使用栅致漏极泄漏(gidl)机制的三维半导体器件的擦除操作的截面图。

参照图1，三维半导体器件可包括层叠物sta、设置在穿过层叠物sta的孔h中的沟道图案ch、包围沟道图案ch的多层存储器图案ml以及与沟道图案ch交叠的掺杂半导体层dp。

如图1所示，层叠物sta可包括在第一方向上交替地层叠的导电图案cg和sg与绝缘层il1和il2。

导电图案cg和sg可包括单元栅极cg和至少一个选择栅极sg。层叠的单元栅极cg可在第一方向上彼此间隔开。各个单元栅极cg用作存储器单元晶体管的栅极。选择栅极sg设置在单元栅极cg上方。选择栅极sg用作选择晶体管的栅极。

绝缘层il1和il2可被分成第一绝缘层il1和第二绝缘层il2。第一绝缘层il1可设置在各个导电图案cg和sg上或各个导电图案cg和sg下方。换言之，第一绝缘层il1与导电图案cg和sg可在第一方向上交替地设置。第二绝缘层il2可设置在第一绝缘层il1与导电图案cg和sg的交替结构上。

多层存储器图案ml可包括被配置为存储数据的数据存储层并且可形成在孔h的侧壁上。沟道图案ch可以是包括选择晶体管和单元晶体管的存储器串的主体并且可用作沟道。

掺杂半导体层dp可用作源极区域或漏极区域。掺杂半导体层dp可与选择栅极sg的一部分交叠。由掺杂半导体层dp下方的沟道图案ch限定的孔h的中心区域可填充有芯绝缘层co。

三维半导体器件可包括由选择栅极sg与沟道图案ch之间的交叉处限定的选择晶体管st以及由单元栅极cg与沟道图案ch之间的交叉处限定的存储器单元晶体管mc。可通过感应能带之间的隧穿现象并生成gidl电流来执行擦除操作。更详细地，可通过将高电压施加到掺杂半导体层dp来执行擦除操作。在掺杂半导体层dp和与掺杂半导体dp相邻设置的选择栅极sg之间形成耗尽区域。能带之间的隧穿现象是由耗尽区域中生成的高电场导致的，由此gidl电流流动。生成gidl电流的区域由标号b指代。通过gidl生成大量的电子-空穴对，并且所生成的空穴被供应给沟道图案ch，由此沟道图案ch的电位可被提升。供应给沟道图案ch的空穴与存储器单元晶体管mc中已捕获的电子耦合，由此可执行存储器单元晶体管mc的擦除操作。

为了改进擦除操作的效率，可增加施加到掺杂半导体层dp的电压，使得在掺杂半导体层dp与选择栅极sg之间施加高电场。在这种情况下，空穴被注入到选择栅极sg中，以使得选择晶体管st的阈值电压可改变。随着擦除操作和编程操作的迭代次数增加，选择晶体管st的特性的劣化可能加剧。选择晶体管st的阈值电压的变化可导致诸如数据扰动、数据保持特性劣化以及坏块数量增加等的故障。因此，本公开的实施方式提供了一种通过减小要施加到选择栅极sg的电压来增加擦除操作的效率的方法。以下，将参照其余附图更详细地描述本公开的实施方式。

图2a和图2b示出了图示根据本公开的一些实施方式的半导体器件的截面图。更具体地，图2a和图2b示出了图示三维存储器串的截面图。

参照图2a和图2b，半导体器件可包括柱pl。半导体器件还可包括包围柱pl并在柱pl延伸的方向上层叠的导电图案cg、sg1和sg2以及绝缘层il1和il2。柱pl的外表面可被多层存储器图案ml包围。多层存储器图案ml可设置在导电图案cg、sg1和sg2与柱pl之间。

柱pl可包括用作源极或漏极的掺杂半导体层dp以及与掺杂半导体层dp接触并用作沟道的沟道图案ch。柱pl还可包括芯绝缘层co。

掺杂半导体层dp可以是掺杂有第一导电类型杂质的半导体层。第一导电类型杂质可以是n型掺杂剂。掺杂半导体层dp可以是n型掺杂硅层。如稍后将参照图3a至图3c描述的，掺杂半导体层dp可电联接到位线或源极线。

芯绝缘层co被沟道图案ch包围并设置在掺杂半导体层dp下面。芯绝缘层co可包括氧化物。

沟道图案ch可包括第一半导体层se1a和se1b中的至少一个以及由不同于第一半导体层se1a和se1b的半导体材料形成的第二半导体层se2。沿着第一半导体层se1a和se1b中的每一个限定第一半导体区域，并且沿着第二半导体层se2限定第二半导体区域。根据此结构，根据本公开的实施方式的沟道图案ch可包括由不同的半导体材料形成的第一半导体区域和第二半导体区域。第二半导体层se2被设置为与第一半导体层se1a和se1b中的至少一个交叠。因此，由彼此不同的第一半导体区域和第二半导体区域彼此交叠的高度限定第一区域p1。第一区域p1可由第二半导体层se2的高度限定。

从掺杂半导体层dp扩散的第一导电类型杂质可分布在与掺杂半导体层dp相邻的第一半导体层se1a和se1b以及第二半导体层se2中的每一个中。换言之，n型杂质可分布在与掺杂半导体层dp相邻的第一半导体区域和第二半导体区域中。

随着形成耗尽区域的材料的能带隙(eg)减小，感应gidl电流的隧穿增加。在本公开的实施方式中，为了利用上述特性增加gidl电流，第二半导体层se2由具有不同于第一半导体层se1a和se1b的能带隙的材料制成。更详细地，形成第一半导体层se1a和se1b和第二半导体层se2的材料可被选择以使得第二半导体区域具有小于第一半导体区域的能带隙。例如，第一半导体层se1a和se1b可由硅层形成，并且第二半导体层se2可由锗层形成。锗层具有0.67电子伏特(ev)的能带隙，这小于硅层的1.12ev的能带隙。

由于第二半导体层se2由具有小于第一半导体层se1a和se1b的能带隙的材料形成，所以即使施加到掺杂半导体层dp的电压没有过度增加，区域c中生成的gidl电流也可增加。为了沉积锗层，硅层可用作种子层。第一半导体层se1a和se1b以及第二半导体层se2可具有各种形状。

例如，形成第一半导体区域的第一半导体层可被分成通过不同工艺沉积的第一图案se1a和第二图案se1b。

参照图2a，第一图案se1a可被沉积在第二图案se1b下方并且包围芯绝缘层co的侧壁。第二图案se1b可沿着掺杂半导体层dp的侧壁和底部延伸。第二图案se1b可用作第二半导体层se2的种子层。第二图案se1b可形成为尽可能薄，使得防止要设置第二半导体层se2和掺杂半导体层dp的空间由于第二图案se1b而过度减小。因此，第二图案se1b的第二厚度d2可小于第一图案se1a的第一厚度d1。例如，第二图案se1b可具有从至的厚度。

第二半导体层se2设置在第二图案se1b与掺杂半导体层dp之间。换言之，第二半导体层se2沿着掺杂半导体层dp的侧壁和底部延伸。gidl区域c可形成在限定第一半导体区域的第二图案se1b中以及限定第二半导体区域的第二半导体层se2中。

参照图2b，第一图案se1a可沿着第二图案se1b的侧壁延伸以包围第二半导体层se2和掺杂半导体层dp的侧壁。

参照图2a和图2b，第二半导体层se2的沉积厚度可考虑在半导体器件的擦除操作期间形成的gidl区域c的大小来设定。例如，可根据擦除操作所需的gidl区域c的面积形成第二半导体层se2的沉积厚度。

导电图案cg、sg1和sg2被柱pl穿透。如针对图1描述的，导电图案cg、sg1和sg2可包括单元栅极cg和至少一个选择栅极(sg1和sg2中的至少一个)。尽管图中示出第一选择栅极sg1和第二选择栅极sg2，根据本教导的实施方式不限于这种布置方式。例如，用于形成第二选择栅极sg2的层可被省略。另选地，还可在第二选择栅极sg2和单元栅极cg之间设置第三选择栅极(未示出)。

第一选择栅极sg1是设置在最上层中的导电图案，并且其至少一部分被设置为包围第一区域p1。更具体地，第一半导体区域穿过第一选择栅极sg1，并且第二半导体区域穿过第一选择栅极sg1的一部分。单元栅极cg层叠在第一选择栅极sg1和第二选择栅极sg2下面并彼此间隔开。第一选择栅极sg1可比第一区域p1更朝着单元栅极cg突出。换言之，第一选择栅极sg1比半导体区域或第二半导体层se2朝着单元栅极cg延伸更远。

第二选择栅极sg2可设置在第一选择栅极sg1与单元栅极cg之间。第二选择栅极sg2可包围第一区域p1下面的限定第一半导体区域的第一图案se1a的一部分。换言之，第一半导体区域穿过第二选择栅极sg2，并且第二选择栅极sg2被设置在比第二半导体区域或第二半导体层se2低的水平。

导电图案cg、sg1和sg2中的每一个可由各种导电材料形成。导电图案cg、sg1和sg2中的每一个可由单一导电材料或者两种或更多种导电材料形成。导电图案cg、sg1和sg2中的每一个可包括掺杂多晶硅、金属硅化物、金属层和阻挡金属层中的至少一个。可使用低阻金属作为用于导电图案cg、sg1和sg2的金属层的材料。例如，低阻金属可包括钨。

如针对图1描述的，绝缘层il1和il2可被分成第一绝缘层il1和第二绝缘层il2。绝缘层il1和il2中的每一个可由氧化物层形成。

多层存储器层ml可包括被配置为包围沟道图案ch的隧道绝缘层ti、被配置为包围隧道绝缘层ti的数据存储层dl以及被配置为包围数据存储层dl的第一阻挡绝缘层bi1。数据存储层dl可存储使用单元栅极cg与沟道图案ch之间的电压差所导致的福勒-诺德海姆(fowler-nordheim)隧穿改变的数据。为了此操作，数据存储层dl可由例如能够捕获电荷的氮化物层的各种材料形成。另外，数据存储层dl可包括硅、相变材料、纳米点等。第一阻挡绝缘层bi1可包括能够阻挡电荷的氧化物层。隧道绝缘层ti可由使电荷隧穿成为可能的氧化硅层形成。

与具有相对小的能带隙的第二半导体层se2相比，具有相对大的能带隙的第一半导体层se1b被设置为更靠近选择栅极sg1和sg2。可通过第二半导体层se2增加用于擦除操作的gidl电流。具有相对大的能带隙的第一半导体层se1b可减小半导体器件的编程操作期间选择晶体管周围的泄漏电流。如果使用具有大能带隙的第一半导体层se1b来减小泄漏电流，则可改进单元串的升压效率并且可减轻扰动特性。

参照图2b，半导体器件还可包括第二阻挡绝缘层bi2。第二阻挡绝缘层bi2可由不同于第一阻挡绝缘层bi1的材料形成。第二阻挡绝缘层bi2可由介电常数大于第一阻挡绝缘层bi1的绝缘材料形成。例如，第一阻挡绝缘层bi1可由氧化硅层形成，第二阻挡绝缘层bi2可由金属氧化物形成。可使用氧化铝al2o3作为用于第二阻挡绝缘层bi2的金属氧化物。第二阻挡绝缘层bi2可沿着第一绝缘层il1与导电图案cg、sg1和sg2之间的界面以及导电图案cg、sg1和sg2与多层存储器图案ml之间的界面延伸。第二阻挡绝缘层bi2也可被应用于图2a所示的结构。

参照图2a和图2b，根据本公开的实施方式，gidl区域c被限定在包括由不同半导体材料形成的第一半导体层se1b和第二半导体层se2的两个半导体区域中。具体地，限定第二半导体区域的第二半导体层se2由能带隙小于第一半导体层se1b的半导体材料形成。因此，在擦除操作期间，根据本公开的实施方式，即使当在第一选择栅极sg1与掺杂半导体层dp之间施加相对低的电压时，也可通过具有小能带隙的第二半导体层se2容易地生成gidl电流。结果，由于即使在低偏压下生成空穴的效率也可增加，所以可增强擦除速度，并且可改进擦除操作特性。

在本公开的实施方式中，由于在低擦除电压下存储器单元晶体管的擦除效率可增加，所以由于存储器单元晶体管的重复的擦除操作和读取操作而导致的存储器单元晶体管的可靠性的劣化可减小。

另外，在本公开的实施方式中，由于用于生成gidl电流的电压可降低，所以在擦除操作期间施加到选择晶体管的高电压应力可降低，由此可减轻选择晶体管的特性的劣化。换言之，由于即使当掺杂半导体层dp与第一选择栅极sg1之间的电场没有增加时，也可生成用于擦除操作的足够量的空穴，所以空穴通过高电场而被注入到第一选择栅极sg1中的现象可减少。因此，在实施方式中，可减轻选择晶体管的阈值电压的变化，并且可减少由选择晶体管的阈值电压的变化导致的诸如数据扰动、数据保持特性劣化和坏块数量增加的故障。

对于各种实施方式，gidl区域c不限于图2a和图2b所示的区域，而是可根据半导体器件的设计被限定为具有各种范围。例如，gidl区域c的深度可延伸到沟道图案ch的包围第二选择栅极sg2的一部分。另选地，gidl区域c的深度可延伸到沟道图案ch的设置在第二选择栅极sg2下面的一部分中。尽管图中未示出，还可在第二选择栅极sg2与单元栅极cg之间设置第三选择栅极。在这种情况下，gidl区域c的深度可延伸到沟道图案ch的设置在第三选择栅极(未示出)下面的一部分中。

图3a至图3c示出了图示可应用图2a和图2b所示的实施方式的存储器串的结构的立体图。然而，本公开的实施方式不限于图3a至图3c所示的实施方式，而是可对应于半导体器件的各种结构。为了清晰起见，在图3a至图3c中未示出绝缘层。在图3a至图3c中，以示意形式示出了柱pl。没有详细示出形成柱pl的第一半导体层、第二半导体层、掺杂半导体层和芯绝缘层。形成图3a至图3c所示的柱pl的第一半导体层、第二半导体层、掺杂半导体层和芯绝缘层根据图2a或图2b中所描述的结构来形成。因此，将参照图2a或图2b来描述柱pl的详细配置。

图3a示出了图示具有三维结构的u形存储器串ucst的立体图。

参照图3a，u形存储器串ucst可包括沿着u形柱pl布置的存储器单元晶体管、管式晶体管和选择晶体管。存储器单元晶体管的单元栅极和选择晶体管的选择栅极可联接到导电图案cp1至cpn。

柱pl可包括嵌入管栅极pg中的水平部分hp以及从水平部分hp延伸的第一垂直部分pp1和第二垂直部分pp2。第一垂直部分pp1和第二垂直部分pp2中的每一个对应于参照图2a或图2b描述的柱pl的结构。详细地讲，第一垂直部分pp1和第二垂直部分pp2中的每一个可具有包括图2a或图2b中所描述的第一半导体层、第二半导体层、掺杂半导体层和芯绝缘层的结构。水平部分hp可包括从第一垂直部分pp1和第二垂直部分pp2中的每一个延伸穿过管栅极pg的芯绝缘层和第一半导体层。

柱pl可电联接在源极线sl与位线bl之间。位线bl和源极线sl被设置在不同的层中并彼此间隔开。例如，源极线sl可被设置在位线bl下面。源极线sl可电联接到第一垂直部分pp1的上端。位线bl可电联接到第二垂直部分pp2的上端。位线bl可在与源极线sl垂直或不平行的方向上延伸。可在源极线sl与第一垂直部分pp1之间以及位线bl与第二垂直部分pp2之间设置接触插塞ct。接触插塞ct可与柱pl的掺杂半导体层接触。

导电图案cp1至cpn可被设置在位线bl和源极线sl下面彼此间隔开的n层中。导电图案cp1至cpn可包括源极侧导电图案cp_s和漏极侧导电图案cp_d。

源极侧导电图案cp_s可包围第一垂直部分pp1并且可层叠以彼此间隔开。源极侧导电图案cp_s可包括源极侧字线wl_s和源极选择线ssl。源极选择线ssl可设置在源极侧字线wl_s上方。源极选择线ssl可被设置为在源极侧字线wl_s上方具有单层或者两层或更多层结构。尽管附图示出源极选择线ssl配置有设置在源极侧导电图案cp_s的最上层中的第n图案cpn以及设置在第n图案cpn下面的第n-1图案cpn-1的示例，其它实施方式不限于这种布置方式。

漏极侧导电图案cp_d可包围第二垂直部分pp2并且层叠以彼此间隔开。漏极侧导电图案cp_d可包括漏极侧字线wl_d和漏极选择线dsl。漏极选择线dsl可设置在漏极侧字线wl_d上方。漏极选择线dsl可在漏极侧字线wl_d上方具有单层或者两层或更多层结构。尽管附图示出漏极选择线dsl配置有设置在漏极侧导电图案cp_d的最上层中的第n图案cpn以及设置在第n图案cpn下面的第n-1图案cpn-1的示例，其它实施方式不限于这种布置方式。

源极侧导电图案cp_s和漏极侧导电图案cp_d可利用形成在其间的狭缝si彼此分离。

管栅极pg设置在源极侧导电图案cp_s和漏极侧导电图案cp_d下面并且被形成为包围水平部分hp。管栅极pg可设置在导电图案cp1至cpn下面。

柱pl的外表面可被多层存储器图案ml包围。如针对图2a和图2b描述的，多层存储器图案ml可包括隧道绝缘层、数据存储层和阻挡绝缘层。

参照图2a或图2b描述的第一选择栅极和第二选择栅极对应于图3a所示的源极选择线ssl或漏极选择线dsl。参照图2a或图2b描述的单元栅极对应于图3a所示的源极侧字线wl_s或漏极侧字线wl_d。

源极侧存储器单元晶体管形成在第一垂直部分pp1与源极侧字线wl_s之间的交叉处。漏极侧存储器单元晶体管形成在第二垂直部分pp2与漏极侧字线wl_d之间的交叉处。源极选择晶体管形成在第一垂直部分pp1与源极选择线ssl之间的交叉处。漏极选择晶体管形成在第二垂直部分pp2与漏极选择线dsl之间的交叉处。管式晶体管形成在水平部分hp与管栅极pg之间的交叉处。沿着单个柱pl布置的源极选择晶体管、源极侧存储器单元晶体管、管式晶体管、漏极侧存储器单元晶体管和漏极选择晶体管可通过形成柱pl的沟道图案的第一半导体层和第二半导体层串联联接。沿着u形柱pl串联联接的源极选择晶体管、源极侧存储器单元晶体管、管式晶体管、漏极侧存储器单元晶体管和漏极选择晶体管可限定u形存储器串ucst。

柱pl可在不同的实施方式中具有各种形状，不仅包括上述“u”形，而且包括“w”形以及其它形状。存储器串结构可根据柱pl的延伸结构按照各种形式改变。

图3b和图3c示出了图示具有三维结构的直型存储器串scst的立体图。

参照图3b和图3c，直型存储器串scst可包括沿着直型柱pl层叠的存储器单元晶体管和选择晶体管。存储器单元晶体管的单元栅极和选择晶体管的选择栅极可联接到导电图案cp1至cpn。

柱pl可包括与参照图2a或图2b描述的柱相同的结构。详细地讲，柱pl可由包括参照图2a或图2b描述的第一半导体层、第二半导体层、掺杂半导体层和芯绝缘层的结构形成。

柱pl的掺杂半导体层可电联接到位线bl。为此，柱pl的掺杂半导体层可直接联接到位线bl。另选地，可在位线bl与柱pl之间形成接触插塞ct。

柱pl的下端可联接到源极线sl。源极线sl可被形成为具有各种结构。

如图3b所示，源极线sl可与柱pl的底部接触。更详细地，源极线sl可与柱pl的第一半导体层的底部接触。源极线sl可包括包含第一导电类型杂质的掺杂多晶硅层。柱pl可与源极线sl的上表面接触并且朝着位线bl延伸。

图3b所示的柱pl的外表面可被多层存储器图案ml包围。如针对图2a和图2b描述的，多层存储器图案ml可包括隧道绝缘层、数据存储层和阻挡绝缘层。

如图3c所示，柱pl的下端的一部分可延伸到源极线sl中。换言之，柱pl的下端可穿过源极线sl的一部分。

更详细地，源极线sl可具有包括第一源极层sl1和第二源极层sl2的层叠结构。第一源极层sl1可包围柱pl的下端。第二源极层sl2可被设置在第一源极层sl1上方并与第一源极层sl1的上表面和柱pl的侧壁接触。第二源极层sl2可包围柱pl。如所示，柱pl穿过第二源极层sl2并在第一源极层sl1内终止。

图3c所示的柱pl的外表面可被如针对图2a或图2b描述的多层存储器图案ml包围。柱pl可比多层存储器图案ml更朝着源极线sl突出。虚拟存储器图案dml可留在柱pl与第一源极层sl1之间并且可用作绝缘层。虚拟存储器图案dml可由与多层存储器图案ml相同的材料层形成。设置在多层存储器图案ml和虚拟存储器图案dml之间的柱pl可与第二源极层sl2直接接触。

参照图3b和图3c，导电图案cp1至cpn可被设置在位线bl与源极线sl之间彼此间隔开的n层中。导电图案cp1至cpn可包围柱pl并且可层叠以彼此间隔开。导电图案cp1至cpn可包括源极选择线ssl、字线wl和漏极选择线dsl。源极选择线ssl可设置在源极线sl上方。字线wl可设置在源极选择线ssl上方。漏极选择线dsl可设置在字线wl上方。导电图案cp1至cpn可通过狭缝si分离为多个层叠结构。例如，狭缝可分离两个层叠结构。

源极选择线ssl可被设置为在字线wl下面具有单层或者两层或更多层结构。尽管附图示出源极选择线ssl配置有设置在导电图案cp1至cpn的最下层中的第一图案cp1以及设置在第一图案cp1上方的第二图案cp2的示例，其它实施方式不限于这种布置方式。

漏极选择线dsl可被设置为在字线wl上方具有单层或者两层或更多层结构。尽管附图示出漏极选择线dsl配置有设置在导电图案cp1至cpn的最上层中的第n图案cpn以及设置在第n图案cpn下面的第n-1图案cpn-1的示例，其它实施方式不限于这种布置方式。

导电图案cp1至cpn可通过狭缝si彼此分离。源极选择线ssl或漏极选择线dsl可被分离为比字线wl更小的单元。例如，被各条字线wl共同包围的柱pl可被分成第一组和第二组，包围第一组的柱的漏极选择线可通过漏极分离狭缝dsi与包围第二组的柱的漏极选择线分离。

根据参照图3b和图3c描述的配置，存储器单元晶体管形成在各个柱pl与字线wl之间的交叉处，漏极选择晶体管形成在各个柱pl与漏极选择线dsl之间的交叉处，源极选择晶体管形成在各个柱pl与源极选择线ssl之间的交叉处。沿着各个柱pl布置成一行的源极选择晶体管、存储器单元晶体管和漏极选择晶体管通过柱pl彼此串联联接，因此限定直型存储器串scst。字线wl对应于针对图2a或图2b描述的单元栅极，漏极选择线dsl对应于针对图2a或图2b描述的选择栅极。

图4a至图4d示出了图示根据本公开的实施方式的半导体器件的制造方法的截面图。更详细地，图4a至图4d示出了图示图2a所示的半导体器件的制造方法的实施方式的截面图。

参照图4a，在基板(未示出)上依次形成第一层叠物sta1和第二层叠物sta2。尽管图中未示出，可在形成有驱动电路的基板上形成第一层叠物sta1。基板还可包括针对图3a描述的管栅极。在这种情况下，第一层叠物sta1可形成在管栅极上，该管栅极包括限定设置针对图3a描述的水平部分的空间的管沟槽。另选地，基板还可包括针对图3b描述的源极线。在这种情况下，可在源极线上形成针对图3b描述的源极选择线之后，在源极选择线上形成第一层叠物sta1。作为另一另选方式，基板还可包括针对图3c描述的第一源极层。在这种情况下，可在第一源极层上形成牺牲源极层之后，在牺牲源极层上形成第一层叠物sta1。

可通过交替地层叠第一材料层101和第二材料层103来形成第一层叠物sta1。第一材料层101限定设置绝缘层的区域，第二材料层103限定设置单元栅极的区域。

第一材料层101可由不同于第二材料层103的材料形成。在第一种情况下，第一材料层101可由适合于将单元栅极彼此绝缘的绝缘材料形成，第二材料层103可由蚀刻速率不同于第一材料层101的牺牲绝缘材料形成。详细地讲，各个第一材料层101可由氧化硅层形成，各个第二材料层103可由氮化硅层形成。在第二种情况下，第一材料层101可由适合于将单元栅极彼此绝缘的绝缘材料形成，第二材料层103可由适合于形成单元栅极的导电材料形成。更详细地，各个第二材料层103可包括掺杂硅层、金属硅化物层、金属层和阻挡金属层中的至少一个，各个第一材料层101可由氧化硅层形成。在第三种情况下，第二材料层103可由适合于形成单元栅极的导电材料形成，第一材料层101可由蚀刻速率不同于第二材料层103的牺牲导电材料形成。更详细地，各个第二材料层103可由掺杂硅层形成，各个第一材料层101可由未掺杂硅层形成。尽管图4a至图4d图示了第二种情况，本公开的实施方式不限于这种情况。

第二层叠物sta2可包括至少一个第三材料层105和至少一个第四材料层107。换言之，第二层叠物sta2可包括至少一对第三材料层105和第四材料层107。第三材料层105限定设置绝缘层的区域，第四材料层107限定设置选择栅极的区域。如图2a所示，在半导体器件包括第一选择栅极和第二选择栅极的情况下，第二层叠物sta2可包括彼此间隔开的三个第三材料层105以及彼此间隔开的两个第四材料层107。根据本公开，第二层叠物sta2的结构未必限于此，而是可根据要层叠的选择栅极的数量按照各种形状和/或图案改变。

第三材料层105可由与第一材料层101相同的材料形成，第四材料层107可由与第二材料层103相同的材料形成。

随后，可在第二层叠物sta2上形成掩模图案111。掩模图案111形成有敞开要形成孔115的区域的开口。

此后，使用掩模图案111作为蚀刻阻挡层来通过蚀刻工艺对第二层叠物sta2和第一层叠物sta1进行蚀刻。因此，形成穿过第二层叠物sta2和第一层叠物sta1的孔115。

随后，在孔115的侧壁上依次形成第一阻挡绝缘层121、数据存储层123和隧道绝缘层127。此后，在隧道绝缘层127上初始沉积沿着孔115的侧壁延伸的第一半导体层129。初始沉积的第一半导体层129可以是可能容易沉积的硅层。以下，为了描述起见，初始沉积的第一半导体层129将被称为第一硅层。随后，利用绝缘材料131填充由第一硅层129限定的孔115的中心区域。

参照图4b，对绝缘材料131进行蚀刻以限定芯绝缘层131p。此后，可将第一硅层129的露出芯绝缘层131p之外的部分蚀刻。结果，第一硅层129可作为第一图案129p保留。通过去除绝缘材料131和第一硅层129而敞开的孔115的上侧区域被限定为凹陷区域135。

为了限定凹陷区域135，可使用湿法蚀刻工艺来去除穿过第二层叠物sta2的绝缘材料131的部分和第一硅层129的部分。可调节凹陷区域135的深度，使得凹陷区域135的至少一部分被设置在第二层叠物sta2的最上层中的第四材料层107包围。为此，可控制绝缘材料131和第一硅层129的蚀刻速率。

参照图4c，在凹陷区域135的表面上二次沉积第一半导体层141。二次沉积的第一半导体层141可以是可能容易沉积的硅层。以下，为了描述起见，二次沉积的第一半导体层141将被称为第二硅层。

可沿着凹陷区域135的表面沉积第二硅层141，使得凹陷区域135的中心区域敞开。此后，在第二硅层141上形成第二半导体层143。第二半导体层143可由与第二硅层141和/或由第一硅层形成的第一图案129p不同的半导体材料形成，第二半导体层143可由能带隙小于第一硅层或第二硅层的材料形成。例如，第二半导体层143可以是锗层。

可使用第二硅层141作为种子层形成锗第二半导体层143。更详细地，可通过在非晶第二硅层上沉积非晶锗层，然后使第二硅层和锗层结晶来形成结晶的第二硅层141和第二半导体层143。

第二硅层141和第一图案129p由第一半导体层形成并且限定与第一层叠物sta1和第二层叠物sta2交叠的第一半导体区域。第二硅层143由不同于形成第二硅层141和第一图案129p的第一半导体层的半导体材料形成，并且第二硅层143限定与第二层叠物sta2交叠的第二半导体区域。

参照图4d，在第二半导体层143上形成掺杂半导体层145，以使得凹陷区域135完全被掺杂半导体层145填充。掺杂半导体层145可以是包括第一导电类型杂质的掺杂硅层。更详细地，掺杂半导体层145可以是n型掺杂硅层。掺杂半导体层145的第一导电类型杂质可通过热处理扩散到与掺杂半导体层145相邻设置的第一半导体层(例如，141)和第二半导体层143中。可将掺杂半导体层145的表面平坦化直至掩模图案(图4c中的111)暴露。

此后，可执行附加工艺，例如按照阶梯形状对第一层叠物sta1和第二层叠物sta2进行构图的工艺、去除掩模图案的工艺以及利用绝缘层151覆盖阶梯结构的工艺。

图5a至图5c示出了图示根据本公开的实施方式的半导体器件的制造方法的截面图。更详细地，图5a至图5c示出了图示图2b所示的半导体器件的制造方法的实施方式的截面图。

参照图5a，依次形成包括交替地层叠的第一材料层201和第二材料层203的第一层叠物sta1以及包括交替地层叠的第三材料层205和第四材料层207的第二层叠物sta2。第一至第四材料层201、203、205和207可按照针对图4a描述的相同方式由各种材料形成。尽管图5a至图5c图示了限定设置绝缘层的区域的第一材料层201和第三材料层205由绝缘材料形成，并且限定设置单元栅极的区域的第二材料层203和限定设置选择栅极的区域的第四材料层207由牺牲绝缘材料形成的情况，本公开不限于这种情况。

在形成第二层叠物sta2之后，通过针对图4a描述的相同工艺形成孔215、第一阻挡绝缘层221、数据存储层223、隧道绝缘层227和第一硅层229。第一硅层229是初始沉积的第一半导体层的示例。

随后，按照针对图4b描述的相同方式形成芯绝缘层231p。此后，在芯绝缘层231p上方在第一硅层229留在孔215的上端的侧壁上的同时形成第二硅层241。第二硅层241是二次沉积的第一半导体层的示例。因此，当在通过第一硅层229保护隧道绝缘层227的状态下，在不蚀刻第一硅层229的一部分的情况下沉积第二硅层241时，防止隧道绝缘层227暴露并损坏。结果，隧道绝缘层227中的缺陷的可能性可降低。

此后，使用第二硅层241作为种子层形成第二半导体层243。第二硅层241和第二半导体层243可通过如针对图4c描述的相同工艺来形成。

随后，如针对图4d描述的，可依次执行形成掺杂半导体层245的工艺以及使掺杂半导体层245的杂质扩散到与掺杂半导体层245相邻设置的第二硅层241和第二半导体层243中的工艺。

此后，可执行按照阶梯形状对第一层叠物sta1和第二层叠物sta2进行构图的工艺、去除掩模图案的工艺、利用绝缘层251覆盖阶梯结构的工艺以及穿过绝缘层251以及第一层叠物sta1和第二层叠物sta2形成狭缝255的工艺。狭缝255可对应于针对图3a至图3c描述的狭缝。

参照图5b，通过狭缝255去除由牺牲绝缘材料形成的第二材料层203和第四材料层207以使得水平空间261敞开。

参照图5c，沿着水平空间261和狭缝255的表面形成第二阻挡绝缘层263。此后，可在第二阻挡绝缘层263上形成分别填充水平空间261的导电图案265。导电图案265可用作选择栅极和单元栅极。具体地，设置在最上层中的导电图案265用作选择栅极。

在一些实施方式中，第二阻挡绝缘层263可被省略。

如上所述，图5a至图5c图示了利用导电图案265取代第二材料层和第四材料层的情况。在一些情况下，此取代工艺可被应用于参照图4a至图4d描述的实施方式。

另外，尽管图中未示出，在第一材料层和第三材料层由牺牲导电材料形成的情况下，可执行利用绝缘材料取代牺牲导电材料的工艺。

图6示出了图示根据本公开的实施方式的存储器系统1100的框图。

参照图6，存储器系统1100包括存储器装置1120和存储控制器1110。

存储器装置1120可包括参照图2a至图2b描述的半导体存储器装置。更详细地，存储器装置1120可包括包围第一半导体区域和第二半导体区域彼此交叠的区域的选择栅极。第一半导体区域和第二半导体区域由不同的半导体材料形成。

存储器装置1120可以是包括多个闪存芯片的多芯片封装。

存储控制器1110可被配置为控制存储器装置1120。如所示，存储控制器1110包括静态随机存取存储器(sram)1111、cpu1112、主机接口1113、纠错码(ecc)电路1114和存储器接口1115。对于实施方式，sram1111用作cpu1112的操作存储器。cpu1112执行用于与存储控制器1110的数据交换的总体控制操作。主机接口1113设置有与存储器系统1100联接的主机的数据交换协议。另外，ecc电路1114检测并纠正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(rom)等。

上述存储器系统1100可以是配备有存储器装置1120和控制器1110的存储卡或固态盘(ssd)。例如，当存储器系统1100是ssd时，存储控制器1110可经由诸如通用串行总线(usb)、多媒体卡(mmc)、外围组件快速互连(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机小型接口(scsi)、增强型小型磁盘接口(esdi)和集成驱动电子器件(ide)的各种接口协议中的一种来与外部装置(例如，主机)通信。

图7示出了图示根据本公开的实施方式的计算系统1200的框图。

参照图7，计算系统1200可包括经由系统总线1260电互连的cpu1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，如果计算系统1200是移动装置，则其还可包括用于向计算系统1200供应操作电压的电池。还可包括应用芯片组、相机图像处理器cis、移动dram等。

如上面参照图6所描述的，存储器系统1210可配置有存储器装置1212和存储控制器1211。

根据本公开的实施方式，由不同半导体材料形成的双半导体区域与选择栅极交叠，由此生成空穴的效率可增加。结果，半导体器件的擦除操作特性可增强。

根据本公开的实施方式，由于即使当用于擦除操作的偏压没有增加时，也可生成足够量的空穴，所以由高偏压导致的选择晶体管的特性的劣化可减小。

本文公开了实施方式，尽管采用了特定术语，但是这些术语被使用并且将在描述性意义上解释，而不是为了对所呈现的实施方式赋予任何限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外指示，结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的其它特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可对所呈现的实施方式进行形式和细节上的各种改变。

相关申请的交叉引用

本申请要求2017年8月18日在韩国知识产权局提交的韩国专利申请号10-2017-0104897的优先权，其完整公开通过引用并入本文。